仅从错误提示来看,说的是Verilog HDL语言语法错误,我认为应该是你在使用软件建立VHDL文件是选 错了选项,错选成了Verilog HDL文件,你应该选择VHDL文件.
你可以尝试一下,如果正确请采纳.
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就是你编辑的文本my1first.v(1)有语法错误,如果你的quartus软件没问题那就是确实犯了语法错误。如果你敢肯定别人运行这个过该程序是正确的那么就是安装quartus中带的library ieee库里文件有损坏,不包含你要使用的必然use std_logic_1164.all之类的文件当然会提示出错。
我的前四行就是这个。有什么错误吗?
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