第5章 CPLD基础
扫扫二维码，随身浏览文档
手机或平板扫扫即可继续访问
第5章 CPLD基础
举报该文档为侵权文档。
举报该文档含有违规或不良信息。
反馈该文档无法正常浏览。
举报该文档为重复文档。
推荐理由：
将文档分享至：
分享完整地址
文档地址：
粘贴到BBS或博客
flash地址：
支持嵌入FLASH地址的网站使用
html代码：
&embed src='/DocinViewer-.swf' width='100%' height='600' type=application/x-shockwave-flash ALLOWFULLSCREEN='true' ALLOWSCRIPTACCESS='always'&&/embed&
450px*300px480px*400px650px*490px
支持嵌入HTML代码的网站使用
您的内容已经提交成功
您所提交的内容需要审核后才能发布，请您等待！
3秒自动关闭窗口一、复杂可编程逻辑器件CPLD_图文_百度文库
两大类热门资源免费畅读
续费一年阅读会员，立省24元！
文档贡献者
评价文档：
一、复杂可编程逻辑器件CPLD
一​、​复​杂​可​编​程​逻​辑​器​件​C​P​L​D
大小：563.50KB
登录百度文库，专享文档复制特权，财富值每天免费拿！
你可能喜欢三态门使能端输入无效信号时，电路外部向内部看呈高阻状态，那么高阻状态在极限状态是什么状态？_百度知道
三态门使能端输入无效信号时，电路外部向内部看呈高阻状态，那么高阻状态在极限状态是什么状态？
C.悬空状态
D.隔离状态请给出解释
提问者采纳
D.隔离状态一般教材上有三态与非门的内部电路图，输出端是上面接一个晶体管的e极，下面连接另一晶体管的c级。当输出高电平时，上面接电源正极的晶体管饱和导通，上面的晶体管e极电位接近正电源，所以输出高电平。当输出低电平时，下面接地的晶体管饱和导通，下面的晶体管c极电位接近e极接地的电位，所以输出为低电平。当使能端输入无效信号时，上面和下面的晶体管都截止，处于高阻状态，在极限状态时，输出端相当于接了无穷大的电阻，如同开路一样，即隔离状态。悬空状态和高阻状态（隔离状态）的区别：悬空状态专用于芯片引脚外部不接信号，没有外接电路。高阻状态（隔离状态）是芯片引脚内部集电极（或漏极）开路，芯片引脚外部可以接有电路。
其他类似问题
为您推荐：
三态门的相关知识
其他1条回答
等待您来回答
下载知道APP
随时随地咨询
出门在外也不愁CPLD未配置时的引脚状态是？_百度知道
CPLD未配置时的引脚状态是？
EPM240T100C5 未配置时 引脚状态是高阻吗？？ 还是必须要配置一下？ 因为我这器件和一个单片机的总线挂在一起了 不配置时会不会影响总线？
提问者采纳
在QUARTUS2中配置为输入三态，否则就算不接单片机CPLD也可能很热
刚接触这东西不久 参考了很多别人的原理图 看到有的图把39脚和88脚上拉到3.3V
37脚和90脚通过一个电阻下拉到地 这是做什么用的呢？如果不接这几个电阻不行吗？？
晕，39和88，,90不都是普通IO口管脚么？
就这图&看手册里写的这四个脚好像有专用的功能&其中有个叫DEV_OE& 这个不用理会么？这四个脚在芯片内部的构造和其它脚都是一模一样的么？
图上39,88,90都是普通IO，43,44才是复用管脚，你看的手册不是240T100C5？DEV_OE
是三态复用管脚，DEV_CLRn是寄存器清零复用管脚，可以再QUARTUS 2中设置是作普通IO还是特殊管脚，你找相关书籍看看吧。
图中管脚的上拉下拉以我的认识只是给IO口固定的输入电平，没其他作用，也许认识是错的，仅供你参考。
提问者评价
嗯 对 就是那个手册 我初学 很多都不懂 呵呵 我再找些资料看看 谢啦！！！
其他类似问题
为您推荐：
其他2条回答
Quartus的这个默认选项是:不用的管脚输出接地 建议重新配置一下为三态或输入，否则FPGA可能会在未用的管脚上有些许输出，因为FPGA运行时，内部用到的电路部分会在未用到的电路部分上有一个电磁耦合或者叫串扰，就好比两根靠近的电线上其中一根传输50MHz的信号，那当你测量另外一根时，也会发现有微弱的50MHz的信号一样。 主要的就是减小FPGA的EMI，降低FPGA的发射干扰，这样你的硬件出问题的风险就会降低。 补充：虽然默认的是输出接地，但要知道，它是通过综合布线后接到FPGA器件的GND上，如果未用的管脚很多，在其上的串扰就很多，那会对FPGA的GND产生影响的，比如说地电势改变， 进而产生GND上有电势差，这都会影响信号的。
在quartus中配置即可，建议配置为三态
您可能关注的推广
cpld的相关知识
等待您来回答
下载知道APP
随时随地咨询
出门在外也不愁}