如何消除FPGA上电加载过程中IO口出现的脉冲
以下经历足以使我被评为泡王——以前班里莫名形成的犯错的叫法，不过还是很知足的，至少是在做事了。。可能大学的颓废压抑了一股力量，现在可以宣泄下，听起来很悲哀，better
later than never，希望自己能找到真正属于自己的方向。
骇人听闻、惨不忍睹的、忍着看吧，别笑~~
1.在配置FPGA过程中选错芯片型号，浪费一天时间。。。很恶劣~~新手犯错，上帝都会原谅的，自我安慰下~
2.学会一门语言的语法只是入门，最重要的事掌握其编程思想。
3.改动一个变量时少写一位，盯着看了3个小时，硬是没找出错，。。。。非常恶劣~~~
4.目的--用c8051f写一个正弦波，于是上网搜索，一位仁兄用十六进制数列了个数组，硬把正弦波给描述出来，欣喜，学之，据说还有个sin函数，尔等听过。。哭~~
5.在刚搭建起的板子上测试代码，输出始终呈现高电平，折腾一天，结果是单片机GND没接地，不说了~~
6.在中断中AD采集并赋值给变量t，然后在主函数的while（1）循环中使用，可while中的t却始终不变，经历半天的无头般乱撞，最后经高手指点，额~~~原来对于一般整数型变量，在主函数中修改后可以在中断中使用，而在中断中修改变量，主函数中却无效，除非把该变量定义为volatile型的，
附：volatile（动态）。。一个可能不需要软件的的干涉就可改变的值被叫作动态。例如：在一些I/O设备的寄存器的值可能在响应外部事&&&&&&&
件时被改变。C语言中的volatile关键字被用来警告你的编译器那是一个指向一些寄存器的指针，请不要优化它。这个将确认在数据使用&&&&&&
中的每一时间实际的值是要重新读入的。
7.如何消除FPGA上电加载过程中IO口出现的脉冲
FPGA上电加载程序需要一段时间，这段时间主要是FPGA从EEPROM中读程序到RAM中运行，不同的FPGA及程序的大小不同，加载时间有长有短，但这一段时间FPGA的IO是不受控制的；因此，上电时，这些IO口会出现一段时间的小的脉冲信号，而这个小的脉冲信号有的是我们不希望看到的，消除这个脉冲信号的方法是在这些IO上接一个下拉电阻到地；我试了一下，用一个10K的下拉电阻，脉冲还是会有，需要接一个2.2K以下的下拉电阻才能有效的消除这个脉冲信号。
在上电、配置、用户模式下，IO的行为分析
- 上电状态
首先，电源稳定。
Vcco、Vccint、Vccaux 作为内部“上电复位电路”的必要电源输入，必须达到稳定状态。
这些基本电源稳定了才能实现上电复位，芯片才能进入配置状态。
其次，IO高阻上拉，切断外部接口。
HSWAP管脚被施加一个低电平。注意，这个低电平会维持到配置结束。
这个低电平的作用是将用户IO全部上拉。
我想这样做的目的是令所有IO进入确定状态，避免对配置操作的干扰。
最后，全局复位，切断边缘存储通道。
FPGA内部设置“全局置位复位”，异步方式将所有IOB存储单元清零。
- 配置阶段
首先，确定配置模式。
INIT_B 高电平，并抽样M0,M1,M2的值，据此确定配置模式。
然后，下载数据到FPGA。
注意，整个配置期间，IO继续保持高阻上拉状态。
最后，释放GSR。
释放全局GSR，IOB寄存器回到默认的Low状态，
除非设计中改变了SR输入的极性，否则都是Low状态。
- Design Operation阶段
首先，全局三态释放，打通外部接口。
GTS释放，令所有IO都进入活跃状态，未使用的 IO则被弱下拉。
通过在BitGen中设置属性，可以修改GTS释放后未使用IO的状态设置，比如上拉、下拉、悬空。
其次， 全局写使能，打通内部存储通道。
在一个时钟后，GWE全局写使能被释放。
这样RAM和寄存器就都可以写入了，也就是设计可以动作起来了。
注意，在该阶段HSWAP释放，所以他也可以被用作普通的GPIO。
已投稿到：
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。基于FPGA的高速可变周期脉冲发生器的设计与实现_图文_百度文库
两大类热门资源免费畅读
续费一年阅读会员，立省24元！
基于FPGA的高速可变周期脉冲发生器的设计与实现
&&基于FPGA的高速可变周期脉冲发生器的设计与实现
阅读已结束，下载文档到电脑
想免费下载更多文档？
定制HR最喜欢的简历
下载文档到电脑，方便使用
还剩3页未读，继续阅读
定制HR最喜欢的简历
你可能喜欢你的位置：
如何捕获一个宽度很窄的脉冲信号
输入：一个时钟和一个宽度很窄的脉冲信号（脉冲的宽度不固定，有可能小于半个时钟周期，而且该脉冲由于被衰减导致其上升沿和下降沿也不陡峭，不是直上直下的那种方波）。输出：一个宽度为一个时钟周期的脉冲。
这里面涉及到高频脉冲的捕获，就是把输入脉冲整形，有点难度啊,可以用原理图或VHDL或别的语言描述设计
非常感谢大家，}