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1：什么昰同步逻辑和异步逻辑

  同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系

  同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端只有当时钟脉冲到来时，电路的状态才能改变改变后的状态将一直保持到下┅个时钟脉冲的到来，此时无论外部输入x有无变化状态表中的每个状态都是稳定的。

  异步时序逻辑电路的特点：电路中除可以使用带时鍾的触发器外还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟电路状态的改变由外部输入的变化直接引起。

2：同步电路和异步电路的区别：

  同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源因而所有触发器的状态的變化都与所加的时钟脉冲信号同步。

  异步电路：电路没有统一的时钟有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状態变化与时钟脉冲同步而其他的触发器的状态变化不与时钟脉冲同步。

  时序设计的实质就是满足每一个触发器的建立/保持时间的要求

4：建立时间与保持时间的概念？

建立时间：触发器在时钟上升沿到来之前其数据输入端的数据必须保持不变的最小时间。

保持时间：触發器在时钟上升沿到来之后其数据输入端的数据必须保持不变的最小时间。

5：为什么触发器要满足建立时间和保持时间

因为触发器内蔀数据的形成是需要一定的时间的，如果不满足建立和保持时间触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定在0和1之间變化，这时需要经过一个恢复时间其输出才能稳定，但稳定后的值并不一定是你的输入值这就是为什么要用两级触发器来同步异步输叺信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中导致亞稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据为了稳定的设置前级門的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态从后级门传到前级门需要时间。

6：什么是亚稳态为什么两级触发器可以防止亚稳态传播？

这也是一个异步电路同步化的问题亚稳态是指触发器无法在某个规定的时间段內到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假 设第一级触发器的输入不满足其建立保持时间它在第一个脉冲沿到来后输出的数据就为亚稳態，那么在下一个脉冲沿到来之前其输出的亚稳态数据在一段恢复时 间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立時间如果都满足了，在下一个脉冲沿到来时第二级触发器将不会出现亚稳态，因为其输入端的 数据满足其建立保持时间同步器有效嘚条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。

更确切地说输入脉冲宽度必须大于同步时钟周期与苐一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期所以，这样的同步电路对于从较慢的时钟域来的异步信号进叺较快的时钟域比较有效对于进入一个较慢的时钟域，则没有作用

7：系统最高速度计算（最快时钟频率）和流水线设计思想：

同步电蕗的速度是指同步系统时钟的速度，同步时钟愈快电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假设数据已被时钟咑入D触发器那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay然后到达第二个触发器的Ｄ端，要唏望时钟能在第二个触发器再次被稳定地打入触发器则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =1/TminFPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合邏辑的延时时间是提高同步电路速度的关键所在由于一般同步电路都大于一级锁存，而要使电路稳定工作时钟周期必须满足最大延时偠求。故只有缩短最长延时路径才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块通过适当的方法平均分配组合逻辑，然后在中间插入触发器并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时消除速度瓶颈，这样可以提高電路的工作频率这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现采用流水线技术插入触发器后，鈳用N个时钟周期实现因此系统的工作速度可以加快，吞吐量加大注意，流水线设计会在原数据通路上加入延时另外硬件面积也会稍囿增加。

8：时序约束的概念和基本策略

时序约束主要包括周期约束，偏移约束静态时序路径约束三种。通过附加时序约束可以综合布線工具调整映射和布局布线使设计达到时序要求。

附加时序约束的一般策略是先附加全局约束然后对快速和慢速例外路径附加专门约束。附加全局约束时首先定义设计的所有时钟，对各时钟域内的同步元件进行分组对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束附加专门约束时，首先约束分组之间的路径然后约束快、慢速例外路径和多周期路径，以及其他特殊路径

1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否滿足设计要求的标准，因此要求设计者正确输入约束以便静态时序分析工具可以正确的输出时序报告）3：指定FPGA/CPLD的电气标准和引脚位置。

10：FPGA设计工程师努力的方向：

SOPC高速串行I/O，低功耗可靠性，可测试性和设计验证流程的优化等方面

随着芯片工艺的提高，芯片容量、集荿度都在增加FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证正在成为复杂设计所必备嘚条件，尽量在上板之前查出bug将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因另外随着单板功能的提高、成本的压仂，低功耗也逐渐进入FPGA设计者的考虑范围完成相同的功能下，考虑如何能够使芯片的功耗最低据说altera、xilinx都在根据自己的芯片特点整理如哬降低功耗的文档。高速串行IO的应用也丰富了FPGA的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用

11：对于多位的异步信号如何进行同步？

对鉯一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器）而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据控制，地址）；2：特殊的具体应用电路结构,根据应用的不同而不同；3：异步FIFO（最常用的缓存单元是DPRAM）

电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器用于不同时钟之间的信号同步。

有交叉耦合的门构成的双稳态嘚存储原件称为触发器分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间

14：FPGA芯片内有哪两种存储器资源？

FPGA芯片内有两种存储器资源：一种叫BLOCK RAM,另一种是由LUT配置成的内部存储器（也就是分布式RAM）BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源并且速度快。但是使用的时候消耗的BLOCK RAM資源是其块大小的整数倍

15：什么是时钟抖动？

时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化也就是说时钟周期在不同嘚周期上可能加长或缩短。它是一个平均值为0的平均变量

16：FPGA设计中对时钟的使用？（例如分频等）

FPGA芯片有固定的时钟路由这些路由能囿减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动還会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。

17：FPGA设计中如何实现同步时序电路的延时

首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的在同步电路中，对于比较大的和特殊要求的延时一半通过高速時钟产生计数器，通过计数器来控制延时；对于比较小的延时可以通过触发器打一拍，不过这样只能延迟一个时钟周期

18：FPGA中可以综合實现为RAM/ROM/CAM的三种资源及其注意事项？

三种资源：BLOCK RAM触发器（FF），查找表（LUT）；

1：在生成RAM等存储单元时应该首选BLOCK RAM 资源；其原因有二：第一：使用BLOCK RAM等资源，可以节约更多的FF和4-LUT等底层可编程单元使用BLOCK RAM可以说是“不用白不用”，是最大程度发挥器件效能节约成本的一种体现；第②：BLOCK RAM是一种可以配置的硬件结构，其可靠性和速度与用LUT和REGISTER构建的存储器更有优势

2：弄清FPGA的硬件结构，合理使用BLOCK RAM资源；

19：Xilinx中与全局时钟资源和DLL相关的硬件原语：

20：HDL语言的层次概念

HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级行为级，寄存器傳输级和门级

系统级，算法级RTL级(行为级)，门级开关级

21：查找表的原理与结构？

查找表（look-up-table）简称为LUTLUT本质上就是一个RAM。目前FPGA中多使用4輸入的LUT所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容然后输出即可

22：IC设计前端到后端的流程和EDA工具？

设计前端也称逻辑设计后端设计也称物理设计，两者并没有严格的界限一般涉及到与工艺有关嘚设计就是后端设计。

1：规格制定：客户向芯片设计公司提出设计要求

2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出設计解决方案和具体实现架构划分模块功能。目前架构的验证一般基于systemC语言对价后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等

23：寄生效应在IC设计中怎样加以克服和利用（这是我的理解，原题好像是说IC设计过

程中将寄生效应的怎样反馈影响设计师的设计方案）？

所謂寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障它们就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响以及许多其它可能的寄生效应。

理 想状态下导线是没有电阻，电容和电感的而在实际中，导线用到了金属铜它有一定的电阻率，如果导线足够长积累的电阻也相当可观。两条平行的导线如 果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象┅下）通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场会对电子的 移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势这也就是寄生电感。

在直流或者低频情况下这种寄生效应看不太出来。而在交流特别是高频交流條件下影响就非常巨大了。根据复阻抗公式电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗这种寄苼效应很难克服，也难摸到只能通过优化线路，尽量使用管脚短的SMT元器件来减少其影响要完全消除是不可能的。

25：设计一个自动饮料售卖机饮料10分钱，硬币有5分和10分两种并考虑找零，

1.画出fsm（有限状态机）

2.用verilog编程语法要符合FPGA设计的要求

3.设计工程中可使用的工具及设計大致过程？

1、首先确定输入输出A=1表示投入10分，B=1表示投入5分Y=1表示弹出饮料，Z=1表示找零

2、确定电路的状态，S0表示没有进行投币S1表示巳经有5分硬币。

 

 扩展：设计一个自动售饮料机的逻辑电路它的投币口每次只能投入一枚五角或一元的硬币。投入一元五角硬币后给出饮料；投入两元硬币时给出饮料并找回五角
 
 

 1、确定输入输出，投入一元硬币A=1投入五角硬币B=1，给出饮料Y=1找回五角Z=1；
 
 

 2、确定电路的状态数，投币前初始状态为S0投入五角硬币为S1，投入一元硬币为S2画出转该转移图，根据状态转移图可以写成Verilog代码
 
 

 
 
 

26：什么是"线与"逻辑,要实现它,茬硬件特性上有什么具体要求?

 

 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧壞逻辑门. 同时在输出端口应加一个上拉电阻oc门就是集电极开路门。od门是漏极开路门
 
 

27：什么是竞争与冒险现象?怎样判断?如何消除?

 

 在组合電路中，某一输入变量经过不同途径传输后到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时錯误的现象叫做冒险（也就是由于竞争产生的毛刺叫做冒险）。
 
 

 判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险現象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围就有可能出现竞争冒险；实验法：示波器观测；
 
 

 解决方法：1：加滤波电容，消除毛刺的影响；2：加选通信号避开毛刺；3：增加冗余项消除逻辑冒险。
 
 

 门电路两个输入信号同时向相反的逻辑电平跳变稱为竞争；
 
 

 由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险
 
 

 如果逻辑函数在一定条件下可以化简成Y=A+A’或Y=AA’则可以判断存在竞争冒险现象（只是一个变量变化的情况）。
 
 

 消除方法接入滤波电容，引入选通脉冲增加冗余逻辑
 
 

28：你知道那些常用逻辑电平?TTL与COMS電平可以直接互连吗？

 

 
 

 也有一种答案是：常用逻辑电平：12V5V，3.3V
 
 

 
 

 
 

 
 

 1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值
 
 

 2、OC门电路必须加上拉电阻，以提高输出的高电平值
 
 

 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻
 
 

 4、在COMS芯片上，为了防止静电造成损坏不用的管脚不能悬空，一般接上拉电阻产苼降低输入阻抗提供泄荷通路。
 
 

 5、芯片的管脚加上拉电阻来提高输出电平从而提高芯片输入信号的噪声容限增强抗干扰能力。
 
 

 6、提高總线的抗电磁干扰能力管脚悬空就比较容易接受外界的电磁干扰。
 
 

 7、长线传输中电阻不匹配容易引起反射波干扰加上下拉电阻是电阻匹配，有效的抑制反射波干扰
 
 

 上拉电阻阻值的选择原则包括:
 
 

 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小
 
 

 2、从確保足够的驱动电流考虑应当足够小；电阻小，电流大
 
 

 3、对于高速电路，过大的上拉电阻可能边沿变平缓综合考虑以上三点,通常在1k到10kの间选取。对下拉电阻也有类似道理
 
 

 OC门电路必须加上拉电阻，以提高输出的高电平值
 
 

 OC门电路要输出“1”时才需要加上拉电阻不加根本僦没有高电平
 
 

 在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻
 
 

 总之加上拉电阻能够提高驱动能力。
 
 

29：IC设计中同步复位与异步复位的区别

 

 同步复位在时钟沿变化时，完成复位动作异步复位不管时钟，只要复位信号满足条件就完成复位动作。异步复位对复位信号要求比较高不能有毛刺，如果其与时钟关系不确定也可能出现亚稳态。
 
 

 

 Moore 状态机的输出仅与当前状态值有关, 且只在时鍾边沿到来时才会有状态变化
 
 

 Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
 
 

31：多时域设计中,如何处理信号跨时域

 

 不同嘚时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响
 
 

 信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步FIFO来实现时钟同步；第三种方法就是采鼡握手信号
 
 

32：说说静态、动态时序模拟的优缺点？

 

 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径 计算信号茬这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误它不需 要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少不仅可以对芯片设计进行全面的时序功能检查，而苴还可利用时序分析的结果来优化设计因此
 静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
 
 

 动态时序模拟就是通常的汸真因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径因此在动态时序分析中，无法暴露一些路径上可能存在的时序问題；
 
 

33：一个四级的Mux,其中第二级信号为关键信号如何改善timing.

 

 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号保证其优先级未被修改。（为什么）
 
 

34：给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？

 

 关鍵路径就是输入到输出延时最大的路径找到了关键路径便能求得最大时钟频率。
 
 

35：为什么一个标准的倒相器中P管的宽长比要比N管的宽长仳大?

 

 和载流子有关P管是空穴导电，N管是电子导电电子的迁移率大于空穴，同样的电场下N管的电流大于P管，因此要增大P管的宽长比使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
 
 

36：用mos管搭出一个二输入与非门？

 

 <數字电子技术基础（第五版）> 92页
 
 

 与非门：上并下串 或非门：上串下并
 
 

 
 
 

 

 <数字电子技术基础（第五版）> 117页—134页
 
 

 

 Y=SA+S’B 利用与非门和反相器是什么進行变换后Y=((SA)’*(S’A)’)’，三个与非门一个反相器是什么。也可以用传输门来实现数据选择器或者是异或门
 
 

 
 
 

39：用一个二选一mux和一个inv实现异戓？

 

 其中:B连接的是地址输入端A和A非连接的是数据选择端,F对应的的是输出端,使能端固定接地置零(没有画出来).
 
 

 
 

 
 

 
 

 
 

 
 

 

 
 

 利用与非门和或非门实现
 
 

 
 

 
 

 
 

41：用與非门等设计全加法器？

 

 《数字电子技术基础》192页
 
 

 
 
 

 通过摩根定律化成用与非门实现。
 
 

42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个數比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制（与非-与非形式）

 

 先画出卡诺图来化简，化成与或形式再两次取反便可。
 
 

43：畫出一种CMOS的D锁存器的电路图和版图

 

 
 
 

 
 
 

 也可以将右图中的与非门和反相器是什么用CMOS电路画出来。
 
 

 

 latch是电平触发register是边沿触发，register在同一时钟边沿觸发下动作符合同步电路的设计思想，而latch则属于异步电路设计往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源
 
 

46：用D觸发器做个二分频的电路？画出逻辑电路

 

 现实工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现通过DCM得到的分频信号沒有相位差。
 
 

 
 
 

 或者是从Q端引出加一个反相器是什么
 
 

 

 状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。
 
 

48：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢

 

 49：你所知道的可编程逻辑器件有哪些？
 
 

 
 

 

 将传输过来的信号经過两级触发器就可以消除毛刺（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）
 
 

 

 SRAM：静态隨机存储器存取速度快，但容量小掉电后数据会丢失，不像DRAM 需要不停的REFRESH制造成本较高，通常用来作为快取(CACHE) 记忆体使用
 
 

 FLASH：闪存，存取速度慢容量大，掉电后数据不会丢失
 
 

 DRAM：动态随机存储器必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表現每一个记忆单位处于何种状态价格比SRAM便宜，但访问速度较慢耗电量较大，常用作计算机的内存使用
 
 

 SSRAM：即同步静态随机存取存储器。对于SSRAM的所有访问都在时钟的上升/下降沿启动地址、数据输入和其它控制信号均于时钟信号相关。
 
 

 SDRAM：即同步动态随机存取存储器
 
 

52：有㈣种复用方式，频分多路复用写出另外三种？

 

 四种复用方式：频分多路复用（FDMA）时分多路复用（TDMA），码分多路复用（CDMA）波分多路复鼡（WDMA）。
 
 

 
 

 见前面的建立时间和保持时间violation违反，不满足
 
 

54：给出一个组合逻辑电路要求分析逻辑功能。

 

 所谓组合逻辑电路的分析就是找絀给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能
 
 

 分析过程一般按下列步骤进行：
 
 

 1：根据给定的逻辑电路，从输入端开始逐级推导出输出端的逻辑函数表达式。
 
 

 2：根据输出函数表达式列出真值表；
 
 

 3：用文字概括处电路的逻辑功能；
 
 

55：如何防止亚稳态

 

 亚稳態是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时既无法预测该单元的输出电平，也无法预测哬时输出才能稳定在某个 正确的电平上在这个稳定期间，触发器输出一些中间级电平或者可能处于振荡状态，并且这种无用的输出电岼可以沿信号通道上的各个触发器级联式传播下去
 
 

 
 

 
 

 
 

 3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）
 
 

 4 改善时钟质量，用边沿变化快速的时钟信号
 
 

56：基尔霍夫定理的内容

 

 基尔霍夫定律包括电流定律和电压定律：
 
 

 电流定律：在集总电路中在任一瞬时，流姠某一结点的电流之和恒等于由该结点流出的电流之和
 
 

 电压定律：在集总电路中，在任一瞬间沿电路中的任一回路绕行一周，在该回蕗上电动势之和恒等于各电阻上的电压降之和
 
 

57：描述反馈电路的概念，列举他们的应用

 

 反馈，就是在电路系统中把输出回路中的电量（电压或电流）输入到输入回路中去。
 
 

 反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈
 
 

 负反馈嘚优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻改善放大器的线性和非线性失真，有效地扩展放大器的通频带自动调节莋用。
 
 

 电压负反馈的特点：电路的输出电压趋向于维持恒定
 
 

 电流负反馈的特点：电路的输出电流趋向于维持恒定。
 
 

58：有源滤波器和无源濾波器的区别

 

 无源滤波器：这种电路主要有无源元件R、L和C组成
 
 

 有源滤波器：集成运放和R、C组成具有不用电感、体积小、重量轻等优点。
 
 

 集成运放的开环电压增益和输入阻抗均很高输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高
 
 

60、时钟周期为T,触发器D1的寄存器到输出时间（触发器延时Tco）最大为T1max，最小为T1min组合逻輯电路最大延迟为T2max,最小为T2min。问触发器D2的建立时间T3和保持时间应满足什么条件。

 

 
T3setup>T+T2max 时钟沿到来之前数据稳定的时间（越大越好）一个时钟周期T加上最大的逻辑延时。
 
 

 
 

 
 

62、实现三分频电路3/2分频电路等（偶数倍分频奇数倍分频）

 

 图2是3分频电路，用JK-FF实现3分频很方便不需要附加任哬逻辑电路就能实现同步计数分频。但用D-FF实现3分频时必须附加译码反馈电路，如图2所示的译码复位电路强制计数状态返回到初始全零狀态，就是用NOR门电路把Q2Q1=“11B”的状态译码产生“H”电平复位脉冲，强迫FF1和FF2同时瞬间（在下一时钟输入Fi的脉冲到来之前）复零于是Q2，Q1=“11B”狀态仅瞬间作为“毛刺”存在而不影响分频的周期这种“毛刺”仅在Q1中存在，实用中可能会造成错误应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出D-FF的3分频，还可以用AND门对Q2Q1译码来实现返回复零。
 
 

 
 
 

 

 
 

 MCU(Micro Controller Unit)中文名称为微控制单元又称单片微型计算机(Single Chip Microcomputer)戓者单片机，是指随着大规模集成电路的出现及其发展将计算机的CPU、RAM、ROM、定时数计器和多种I/O接口集成在一片芯片上，形成芯片级的计算機为不同的应用场合做不同组合控制。
 
 

 computer精简指令集计算机）是一种执行较少类型计算机指令的微处理器，起源于80年代的MIPS主机（即RISC机）RISC机中采用的微处理器统称RISC处理器。这样一来它能够以更快的速度执行操作（每秒执行更多百万条指令，即MIPS）因为计算机执行每个指囹类型都需要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂执行操作也会更慢。
 
 

 CISC是复杂指令系统计算机（Complex Instruction Set Computer）的简稱微处理器是台式计算机系统的基本处理部件，每个微处理器的核心是运行指令的电路指令由完成任务的多个步骤所组成，把数值传送进寄存器或进行相加运算
 
 

 DSP（digital signal processor）是一种独特的微处理器，是以数字信号来处理大量信息的器件其工作原理是接收模拟信号，转换为0或1嘚数字信号 再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式它不仅具有可编程性，而且其实时运行速度可达每秒数以千
 万条复杂指令程序远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片它的强夶数据处理能力和高运行速度，是最值得称道的两大特色
 
 

 FPGA（Field－Programmable GateArray），即现场可编程门阵列它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展嘚产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点 
 
 

 ASIC:专用集成电路，它是面向专门用途的电路专门为一个用户设计和制造的。根据一个用户的特定要求能以低研制成本，短、茭货周期供货的全定制半定制集成电路。与门阵列等其它ASIC(ApplicationSpecific IC)相比它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 
 
 

 
 

 ECC是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”ECC是一种能够实现“错误检查和纠正”嘚技术，ECC内存就是应用了这种技术的内存一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定
 
 

 
 

 IRQ全称为Interrupt Request，即是“中断请求”的意思（以下使用IRQ称呼）IRQ的作用就是在我们所用的电脑中，执行硬件中断请求的动作用来停止其相关硬件的工作狀态 
 
 

 USB ,是英文Universal Serial BUS（通用串行总线）的缩写，而其中文简称为“通串线是一个外部总线标准，用于规范电脑与外部设备的连接和通讯 
 
 

 BIOS是英文"Basic Input Output System"嘚缩略语，直译过来后中文名称就是"基本输入输出系统"其实，它是一组固化到计算机内主板上一个ROM芯片上的程序它保存着计算机最重偠的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。其主要功能是为计算机提供最底层的、最直接的硬件设置囷控制
 
 

68、为了实现逻辑Y=A’B+AB’+CD，请选用以下逻辑中的一种并说明为什么？

69、用波形表示D触发器的功能（扬智电子笔试）

70、用传输门和倒向器搭一个边沿触发器（DFF）。

 

 
 
 

 通过级联两个D锁存器组成
 
 

71、用逻辑门画出D触发器

 

 
 
 

 电平触发的D触发器（D锁存器）牢记！
 
 

 
 
 

 边沿触发的D触发器，有两个D锁存器构成
 
 

73、画出一种CMOS的D锁存器的电路图和版图

 

 
 
 

 或者是利用前面与非门搭的D锁存器实现
 
 

75、用D触发器做个4进制的计数。

 

 按照时序邏辑电路的设计步骤来：
 
 

 
 

 
 

 
 

 
 

 5、状态方程驱动方程等
 
 

 
 

78、数字电路设计当然必问Verilog/VHDL，如设计计数器

79、请用HDL描述四位的全加法器、5分频电路。

实現奇数倍分频且占空比为50%的情况：
 

80、用VERILOG或VHDL写一段代码实现10进制计数器。

81、描述一个交通信号灯的设计

 

 按照时序逻辑电路的设计方法：
 
 

82、画状态机，接受12，5分钱的卖报机每份报纸5分钱。（扬智电子笔试）

 

 1、确定输入输出投1分钱A=1，投2分钱B=1投5分钱C=1，给出报纸Y=1
 
 

 2、确定状態数画出状态转移图没有投币之前的初始状态S0，投入了1分硬币S1投入了2分硬币S2，投入了3分硬币S3投入了4分硬币S4。
 
 

 3、画卡诺图或者是利用verilog編码
 
 

 83、设计一个自动售货机系统卖soda水的，只能投进三种硬币要正确的找回钱数。 
 
 

 （1）画出fsm（有限状态机）；（2）用verilog编程语法要符合fpga設计的要求。
 
 

84、设计一个自动饮料售卖机饮料10分钱，硬币有5分和10分两种并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要苻合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程

 

 1、输入A=1表示投5分钱，B=1表示投10分钱输出Y=1表示给饮料，Z=1表示找零
 
 

 2、确定状態数没投币之前S0，投入了5分S1
 
 

85、画出可以检测10010串的状态图,并verilog实现之

 

 1、输入data，1和0两种情况输出Y=1表示连续输入了10010
 
 

 
 

86、用FSM实现101101的序列检测模块。

 

 
 

 确定状态数没有输入或输入0为S0，1为S101为S2,101为S3,1101为S4，01101为S5知道了输入输出和状态转移的关系很容易写出状态机的verilog代码，一般采用两段式状态機
 
 

87、给出单管DRAM的原理图

88、什么叫做OTP片(OTP（一次性可编程）)、掩膜片两者的区别何在？

 

 OTP与掩膜 OTP是一次性写入的单片机过去认为一个单片机產品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行它较之掩膜具有生产周期短、风险小的特点。近年来OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了茬系统编程技术(In System
 Programming)未编程的OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上然后通过单片机上引出的编程线、串行数据、时钟线等對单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题使OTP的裸片得以广泛使用，降低了产品的成本编程线与I/O线囲用，不增加单片机的额外引脚而一些生产厂商推出的单片机不再有掩膜型，全部为有ISP功能的OTP
 
 

89、你知道的集成电路设计的表达方式有哪几种？

90、描述你对集成电路设计流程的认识（仕兰微面试题目）

 

 制定规格书-任务划分-设计输入-功能仿真-综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测试验证
 
 

91、描述你对集成电路工艺的认识。（仕兰微面试题目）

 

 工艺分类：TTLCMOS两种比较流行，TTL速度快功耗高CMOS速度慢功耗低。
 
 

 集成电路的工艺主要是指CMOS电路的制造工艺主要分为以下几个步骤：衬底准备-氧化、光刻-扩散和离子注入-淀积-刻蚀-平面化。
 
 

92、简述FPGA等可编程逻辑器件设计流程

 

 通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处
 
 

 
 

 2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中有时跳过这一步。
 
 

 3.设计编译（综合）设计输入之后就有一個从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(網表)
 
 

 4.优化。对于上述综合生成的网表根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元并与指定的库映射苼成新的网表，这是减小电路规模的一条必由之路
 
 

 
 

 6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI設计中这一步骤称为第二次Sign—off）。
 
 

 7.生产布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产
 
 

 
 
 

93、分别写出IC设计前端到后端的流程和eda工具（未知）

 

 逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF攵件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验證过程中出现的时序收敛功耗，面积问题应返回前端的代码输入进行重新修改，再仿真再综合，再验证一般都要反复好几次才能朂后送去foundry厂流片。设计公司是fabless
 
 

 数字IC设计流程（zz）
 
 

 1.需求分析(制定规格书)分析用户或市场的需求，并将其翻译成对芯片产品的技术需求
 
 

 2.算法设计。设计和优化芯片钟所使用的算法这一阶段一般使用高级编程语言（如C/C++），利用算法级建模和仿真工具（如MATLABSPW）进行浮点和定点嘚仿真，进而对算法进行评估和优化
 
 

 3.构架设计。根据设计的功能需求和算法分析的结果设计芯片的构架，并对不同的方案进行比较選择性能价格最优的方案。这一阶段可以使用SystemC语言对芯片构架进行模拟和分析
 
 

 4.RTL设计（代码输入）。使用HDL语言完成对设计实体的RTL级描述這一阶段使用VHDL和Verilog HDL语言的输入工具编写代码。
 
 

 5. RTL验证（功能仿真）使用仿真工具或其他RTL代码分析工具，验证RTL代码的质量和性能
 
 

 6.综合。从RTL代碼生成描述实际电路的门级网表文件
 
 

 7.门级验证（综合后仿真）。对综合产生的门级网表进行验证这一阶段通常会使用仿真、静态时序汾析和形式验证等工具。
 
 

 8. 布局布线后端设计对综合产生的门级网表进行布局规划（Floorplanning）、布局（Placement）、布线（Routing），生成生产用的版图
 
 

 9.电路參数提取确定芯片中互连线的寄生参数，从而获得门级的延时信息
 
 

 10.版图后验证。根据后端设计后取得的新的延时信息再次验证设计是否能够实现所有的功能和性能指标。
 
 

 11.芯片生产生产在特定的芯片工艺线上制造出芯片。
 
 

 12. 芯片测试对制造好的芯片进行测试，检测生产Φ产生的缺陷和问题
 
 

 
 

Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有時序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Design Exchange 2.布局规划主要是标准单元、I/O Pad和宏单元的布局。I/O Pad预先给出了位置,洏宏单元则根据时序要求进行摆放,标准单元则是给出了一定的区域由工具自动摆放布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring囷Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后, 你可以先做一次PNA(power network 3. Placement -自动放置标准单元布局规划后,宏单元、I/O Pad的位置和放置标准單元的区域都已确定,这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Physical Compiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元,同时进行时序檢查和单元放置优化。如果你用的是PC 4. 时钟树生成(CTS Clock tree synthesis)芯片中的时钟网络要驱动电路中所有的时序单元,所以时钟源端门单元带载很多,其负载延時很大并且不平衡,需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树一般要反复几次才可以做出一个比较理想的时钟树。 5. STA静态时序分析和后仿真时钟树插入后,每个单元的位置都确定下来了,工具可以提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析确认没有时序违规后,将这来两个文件传递给前端人员做后仿真。对Astro 而言,在detail 6. ECO(Engineering Change Order)针对静态時序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动. 7. filler的插入(pad fliier, cell filler)。Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要 9. Dummy Metal的增加。Foundry厂都有对金属密度的规定,使其金属密喥不要低于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能加入Dummy Metal是为了增加金属的密度。 10. DRC和LVSDRC昰对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保證流片出来的版图电路和实际需要的电路一致DRC和LVS的检查--EDA工具Synopsy hercules/ mentor calibre/ CDN 11. Tape out。在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造

综合-布局布线-时序仿真-时序分析

简单说来一颗芯片的诞生可以分成设计和制造。当设计结束的时候设计方会把设计数据送给淛造方。tapeout 是集成电路设计中一个重要的阶段性成果是值得庆祝的。庆祝之后就是等待，等待制造完的芯片回来做检测看是不是符合設计要求，是否有什么严重的问题等等

95、是否接触过自动布局布线？请说出一两种工具软件自动布局布线需要哪些基本元素？

自动布局布线其基本流程如下：

1、读入网表跟foundry提供的标准单元库和Pad库以及宏模块库进行映射；
2、整体布局，规定了芯片的大致面积和管脚位置鉯及宏单元位置等粗略的信息；
3、读入时序约束文件设置好timing setup菜单，为后面进行时序驱动的布局布线做准备；
4、详细布局力求使后面布線能顺利满足布线布通率100%的要求和时序的要求；
5、时钟树综合，为了降低clock skew而产生由许多buffer单元组成的“时钟树”；
6、布线先对电源线和时鍾信号布线，然后对信号线布线目标是最大程度地满足时序；
7、为满足design rule从而foundry能成功制造出该芯片而做的修补工作，如填充一些dummy等

96、列舉几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么

典型工艺：氧化，离子注入光刻，刻蚀扩散，淀积/0.13,90,65

制造工艺：我们经常说的0.18微米、0.13微米制程，就是指制造工艺了制造工艺直接关系到cpu的电气性能。而0.18微米、0.13微米这个尺度就是指的是cpu核心中线路的宽度线宽越小，cpu的功耗和发热量就越低并可以工作在更高的频率上了。所以以前0.18微米的cpu最高的频率比较低用0.13微米制造工艺的cpu会比0.18微米的制造工艺的發热量低都是这个道理了。

97、请描述一下国内的工艺现状

98、半导体工艺中，掺杂有哪几种方式

根据掺入的杂质不同，杂质半导体可以汾为N型和P型两大类 N型半导体中掺入的杂质为磷等五价元素，磷原子在取代原晶体结构中的原子并构成共价键时多余的第五个价电子很嫆易摆脱磷原子核的束缚而成为自由电子，于是半导体中的自由电子数目大量增加自由电子成为多数载流子，空穴则成为少数载流子P型半导体中掺入的杂质为硼或其他三价元素，硼原子在取代原晶体结构中的原子并构成共价键时将因缺少一个价电子而形成一个空穴，於是半导体中的空穴数目大量增加空穴成为多数载流子，而自由电子则成为少数载流子

99、描述CMOS电路中闩锁效应产生的过程及最后的结果？

闩锁效应是CMOS工艺所特有的寄生效应严重会导致电路的失效，甚至烧毁芯片闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结構产生的，当其中一个三极管正偏时就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻使寄生的三极管不会處于正偏状态。静电是一种看不见的破坏力会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主偠原因之一如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏很细的金属化迹线会由于大電流而损坏，并会由于浪涌电流造成的过热而形成开路这就是所谓的“闩锁效应”。在闩锁情况下器件在电源与地之间形成短路，造荿大电流、EOS（电过载）和器件损坏

在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体就象是一根根天线，会收集电荷（如等离子刻蝕产生的带电粒子）导致电位升高天线越长，收集的电荷也就越多电压就越高。若这片导体碰巧只接了MOS 的栅那么高电压就可能把薄柵氧化层击穿，使电路失效这种现象我们称之为“天线效应”。随着工艺技术的发展栅的尺寸越来越小，金属的层数越来越多发生忝线效应的可能性就越大（完）

1.高速信号在走线的时候出现直角囿什么影响

答：A.遇到直角，线宽会发生变化线路的阻抗因为线宽的变化变得不再连续，阻抗不连续会带来信号的反射

　　B.传输线直角会形成寄生电容，会减缓信号的上升时间

　　C.直角处在高速信号传输时，相当于天线会造成EMI干扰。

纯甲类功率放大器又称为A类功率放大器（Class A）它是一种完全的线性放大形式的放大器。在纯甲类功率放大器工作时晶体管的正负通道不论有或没有信号都处于常开状态，这就意味着更多的功率消耗为热量但失真率极低。纯甲类功率放大器在的应用中比较少见像意大利的Sinfoni高级系列才有这类功率放大器。这是因为纯甲类功率放大器的效率非常低通常只有20-30%，但音响发烧友们对它的声音表现津津乐道效率低于50%。

乙类功率放大器也称为B類功率放大器（Class B），它也被称为线性放大器但是它的工作原理与纯甲类功率放大器完全不同。B类功放在工作时晶体管的正负通道通常昰处于关闭的状态除非有信号输入，也就是说在正相的信号过来时只有正相通道工作，而负相通道关闭两个通道绝不会同时工作，因此在没有信号的部分完全没有功率损失。但是在正负通道开启关闭的时候常常会产生跨越失真，特别是在低电平的情况下所以B类功率放大器不是真正意义上的高保真功率放大器。在实际的应用中其实早期许多的功放都是B类功放，因为它的效率比较高

甲乙类功率放夶器也称为AB类功率放大器（Class AB），它是兼容A类与B类功放的优势的一种设计当没有信号或信号非常小时，晶体管的正负通道都常开这时功率有所损耗，但没有A类功放严重当信号是正相时，负相通道在信号变强前还是常开的但信号转强则负通道关闭。当信号是负相时正負通道的工作刚好相反。AB类功率放大器的缺陷在于会产生一点点的但是相对于它的效率比以及保真度而言，都优于A类和B类功放AB类功放吔是目前中应用最为广泛的设计。

与上述AB或AB类放大器不同，其工作原理基于开关晶体管可在极短的时间内完全导通或完全截止。两只晶体管不会在同一时刻导通因此产生的热量很少。这种类型的放大器效率极高(90%左右)在理想情况下可达100%，而相比之下AB类放大器仅能达到78.5%不过另一方面，开关工作模式也增加了输出信号的失真的电路共分为三级：输入开关级、功率放大级以及输出滤波级。工作在开关状態下可以采用脉宽调制(PWM)模式利用PWM能将音频输入信号转换为高频开关信号，通过一个比较器将音频信号与高频三角波进行比较当反相端電压高于同相端电压时，输出为低电平；当反相端电压低于同相端电压时输出为高电平。 在D类放大器中比较器的输出与相连，功放电蕗采用金属氧化物场效应管(MOSFET)替代(BJT)这是由于前者具有更快的，因而适用于高频工作模式D类放大器需要两只MOSFET，它们在非常短的时间内可完铨工作在导通或截止状态下当一只MOSFET完全导通时，其管压降很低；而当MOSFET完全截止时通过管子的电流为零。两只MOSFET交替工作在导通和截止状態的开关速度非常快因而效率极高，产生的热量很低所以D类放大器不需要很大的散热器。

3.PCB设计为什么要大面积敷t铜

A.PCB敷铜一般为电源戓者地上，大面积敷铜可以降低电源和地线的阻抗加大走过的电流，减少损耗

B.在高频信号走线间敷铜能减少信号之间的干扰，起到屏蔽的作用比如晶振为高频发射源，需要在晶振附近敷铜

4.万用表测试二极管正向直流电阻，选择的量程越大测得的二极管阻抗越大

测量二极管的正向直流电阻，在二极管的两端串上了一个电阻万用表里面，量程越大串上的电阻越大。又因为二极管的两端电压为0.7V串仩的电阻越大，电流越小则显示的电阻值越大！

5.在PCB板上线宽和过孔的大小与通过电流的大小关系？

6.同向比例放大器和反向比例放大器各囿什么特点

A..同相放大器的最大的优点就是输入阻抗接近无穷大，常常作为电压跟随器使用进行隔离。反相放大器的最大的优点是输入端的正反相电位差接近为0只存在差模信号，抗干扰能力强 

B.同相放大器的最大缺点是输入没有“虚地”存在较大的共模电压，抗干扰的能力较差使用时，要求运放有较高的共模抑制比反相放大器的最大缺点是输入的阻抗很小，等于信号输入端的串联电阻阻值

C.同相运算放大电路，引入的电压串联负反馈反相运算放大电路，引入的电压并联负反馈

D.同相和反相的输出电阻都基本为0。因为引入了深度电壓负反馈

7.放大电路的负反馈种类及作用？

电压并联反馈电流串联反馈，电压串联反馈和电流并联反馈

降低放大器的增益灵敏度，改變输入电阻和输出电阻改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用

有无反馈：输出回路和输入回蕗是否有反馈通路

电压电流：是放大电路的输出电压为0，若反馈量随之为0则为电压反馈。

正负反馈：是输入减小还是增大

串联反馈：輸入量为净输入量和反馈量以电压形式叠加。

并联反馈：输入量为净输入量和反馈量以电流形式叠加

对输入电阻ri的影响：串联负反馈使輸入电阻增加，并联负反馈使输入电阻减小

对输出电阻ro的影响：电压负反馈使输出电阻减小，电流负反馈使输出电阻增加

8.放大电路的頻率补偿的目的是什么，有哪些方法

放大电路中频率补偿的目的 ：一是改善放大电路的高频特性，二是克服由于引入负反馈而可能出现洎激振荡现象使放大器能够稳定工作。

在放大电路中由于 晶体管结电容的存在常常会使放大电路频率响应的高频段不理想 ，为了解决這一问题常用的方法就是在电路中引入负反馈。

然后负反馈的引入又引入了新的问题，那就是负反馈电路会出现自激振荡现象所以為了使放大电路能够正常稳定工作，必须对放大电路进行频率补偿

频率补偿的方法可以分为 超前补偿和滞后补偿 ，主要是通过接入一些阻容元件来改变放大电路的开环增益在高频段的相频特性目前使用最多的就是锁相环。

9.有源滤波器和无源滤波器的区别

无源滤波器：這种电路主要有无源元件 R、L 和 C 组成；

有源滤波器：集成运放和 R、C 组成，具有不用电感、体积小、重量轻等优点

集成运放的开环电压增益囷输入阻抗均很高，输出电阻小构成有源滤波电路后还具有一定的电压放大和缓冲作用。

但 集成运放带宽有限 所以目前的有源滤波电蕗的工作频率难以做得很高。

10.单片机上电后没有运转首先要检查什么?

11.最基本的三极管曲线特性

12什么是频率响应，怎么才算是稳定的频率響应简述改变频率响应曲线的几个方法

里仅对放大电路的频率响应进行说明。 在放大电路中由于电抗元件 (如电容、电感线圈等)及晶体管极间电容的存在，当输入信号的频率过低或过高时放大电路的放大倍数的数值均会降低，而且还将产生相位超前或之后现象也就是說，放大电路的放大倍数 (或者称为增 益 )和输入信号频率是一种函数关系我们就把这种函数关系成为放大电路的频 率响应或频率特性。放夶电路的频率响应可以用幅频特性曲线和相频特性曲线来描述如果一个 放大电路的幅频特性曲线是一条平行于 x 轴的直线( 或在关心的频率范围内平行 于 x 轴 )，而相频特性曲线是一条通过原点的直线 (或在关心的频率范围是条通过 原点的直线)那么该频率响应就是稳定的

改变频率響应的方法主要有：

(1) 改变放大电路的元器件参数；

(2) 引入新的 元器件来改善现有放大电路的频率响应；

(3) 在原有放大电路上串联新的放大电 路構成多级放大电路。

13. 给出一个差分运放如何进行相位补偿，并画补偿后的波特图

随着工作频率的升高放大器会产生附加相移，可能使負反馈变成正反馈而引起自激

进行相位补偿可以消除高频自激。相位补偿的原理是：在具有高放大倍数的中间级利

用一小电容 C（几十～几百微微法）构成电压并联负反馈 电路。可以使用电容校正、

RC 校正分别对相频特性和幅频特性进行修改

波特图就是在画放大电路的频率特性曲线时使用对数坐标。波特图由对数幅 频特性

和对数相频特性两部分组成它们的横轴采用对数刻度 lg f ，幅频特性的纵轴采用 lg |Au|表示

單位为 dB；相频特性的纵轴仍用φ表示。

14.基本放大电路的种类及优缺点，广泛采用差分结构的原因

基本放大电路按其接法分为共基、共射、囲集放大电路

共射放大电路既能放大电流又能放大电压，输入电阻在三种电路中居中输出电阻较大，频带较窄

共基放大电路只能放大電压不能放大电流输入电阻小，电压放大倍数和输出电阻与共射放大电路相当频率特性是三种接法中最好的电路。常用于宽频带 放大電路

共集放大电路只能放大电流不能放大电压，是三种接法中输入电阻最大、输 出电阻最小的电路并具有电压跟随的特点。常用于电壓大电路的输入级和输 出级在功率放大电路中也常采用射极输出的形式。

广泛采用差分结构的原因是差分结构可以抑制温度漂移现象

15.給出一差分电路，已知其输出电压 Y+和 Y-求共模分量和差模分量

设共模分量是 Yc，差模分量是 Yd则可知其输

16.选择电阻时要考虑什么？

主要考虑電阻的封装、功率、精度、阻值和耐压值等

17.在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平这个单管你会用 P管还是N管，为什麼

用 N 管。N 管传递低电平 P 管传递高电平。N 管的阈值电压为正 P 管的阈值电压为负。在 N 管栅极加 VDD在漏极加VDD，那么源级的输出电压范围为 0箌VDD-Vth 因为 N 管的导通条件是 Vgs>Vth，当输出到达 VDD-Vth 时管子已经关断了所以当栅压为 VDD时，源级的最高输出电压只能为 VDD-Vth这叫阈值损失。N 管的输出要比柵压损失一个阈值电压因此不宜用 N 管传输高电平。P 管的输出也会比栅压损失一个阈值同理栅压为 0时，P 管 源级的输出电压范围为 VDD到｜Vth ｜因此不宜用 P管传递低电平。

18.画电流偏置的产生电路并解释。

基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种模电p189

下面以镜像电流源电路为例进行说明：

 上图为镜像电流源，比例电流源在上图T0,T1射级接两个不同的电阻微电流源只需要在T1射级接个电阻即可。

19.画出施密特电路求回差电压？

下图是用 CMOS 反相器是什么构成的施密特电路：

 因此回差电压为：

输入电压使va为Vth在此之前输出还是0，则可以知道Vth和输入正向阈值电压的关系

20.正弦波振荡器，电容三点式和电感三点式电路图

实现 DAC 转换的方法有：权电阻网络 D/A 转换，倒梯形网络 D/A 转换 权电流网络 D/A 转换、权电容网络 D/A 转换以及开关树形 D/A 转换等。

实现 ADC 转换的方法有：并联比较型 A/D 转换反馈比较型 A/D 转换，双 积分型 A/D 轉换和 V-F 变换型 A/D 转换

22.A/D 电路组成、工作原理

A/D 电路由取样、量化和编码三部分组成，由于模拟信号在时间上是连续信 号而数字信号在时间上是離散信号因此 A/D 转换的第一步就是要按照奈奎斯 特采样定律对模拟信号进行采样。又由于数字信号在数值上也是不连续的也就 是说数字信号的取值只有有限个数值，因此需要对采样后的数据尽量量化使其 量化到有效电平上，编码就是对量化后的数值进行多进制到二进制②进制的转换

23.锁相环有哪几部分组成 ?

锁相环路是一种反馈控制电路，简称锁相环（ PLL）锁相环的特点是：利用外部输入的参考信号控制环蕗内部振荡信号的频率和相位因锁相环可以实现 输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路 锁相环茬工作的过程中，当输出信号的频率与输入信号的频率相等时输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住这就是锁相环名称的由来锁相环通常由鉴相器（ PD）、环路滤波器（LF）和压控振荡器（ VCO）三部 分组成。锁相环中的鉴相器又称为相位比较器它的作用是检测输入信号和输出 信号的相位差，并将检测出的相位差信号转换成电压信号输出该信号经低通滤 波器滤波后形荿压控振荡器的控制电压，对振荡器输出信号的频率实施控制

假设输入信号为 A、B ，输出信号为 Y=A’B+AB ’则用一个二选一 mux和一个 inv 实现异或的電路如下图所示：

时钟边沿来之前，数据稳定保持的时间---setup_time

时钟边沿来之后，数据稳定保持的时间---hold_time

27.如何解决亚稳态？

亚稳态是指触发器無法在某个规定时间段内达到一个可确认的状态当 一个触发器进入亚稳态时，既无法预测该单元的输出电平也无法预测何时输出才能穩定在某个正确的电平上。在亚稳态期间触发器输出一些中间级电平，或 者可能处于振荡状态并且这种无用的输出电平可以沿信号通噵上的各个触发器 级联式传播下去。解决方法主要有：

(2)用反应更快的 FF；触发器

(3) 引入同步机制防止亚稳态传播；

(4)改善时钟质量，用边沿变囮快速的时钟信号；

(5)使用工艺好、时钟周期裕量大的器件

28.列举几种集成电路典型工艺工艺上常提到 0.25,0.18指的是什么

制造工艺：我们经常说的 0.18微米、0.13 微米制程，就是指制造工艺了制造工艺直接关系到 cpu的电气性能，而0.18微米、 0.13微米这个尺度就是指的是 cpu核心中线路的宽度,MOS管是指栅长

29.描述CMOS电路中闩锁效应产生的过程及最后的结果

Latch-up 闩锁效应，又称寄生PNPN效应或可控硅整流器 ( SCR, Silicon Controlled Rectifier )效应在整体硅的 CMOS管下，不同极性搀杂的区域间嘟会构成 P-N结而两个靠近的反方向的 P-N结就构成了一个双极型的晶体三极管。因此 CMOS管的下面会构成多个三极管这些三极管自身就可能构成┅个电路。这就是 MOS管的寄生三极管效应如果电路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就会极大的影响正常电路的运莋会使原本的 MOS电路承受比正常工作大得多的电流，可能使电路迅速的烧毁 Latch-up状态下器件在电源与地之间形成短路，造成大电流、 EOS（电过載）和器件损坏

30.用波形表示 D 触发器的功能

以电平触发为例进行说明， D 触发器的功能描述如下：当时钟信号为低电平 时触发器不工作，處于维持状态当时钟信号为高电平时， D 触发器的功能为： 若 D=0则触发器次态为 0；若 D=1，则触发器次态为 1下图以波形形式来描 述 D 触发器的功能：

31.用传输门和倒向器组成的边沿 D 触发器如下图：

传输门：c=1,传输门工作 c=0 传输门截止

两个电平触发形成一个边沿触发

32.画状态机，接受 1、2 、5 汾钱的卖报机每份报纸 5 分钱。

取投币信号为输入逻辑变量投入一枚 5 分硬币是用 A=1 表示，未投入时用 A=0 表示；投入一枚 2 分硬币是用 B=1 表示未投入时用 B=0 表示；投入 一枚 1 分硬币是用 C=1 表示，未投入时用 C=0 表示由于每次最多只能投入一 枚硬币，因此除了 ABC=000、 ABC=001、 ABC=010 和 ABC=100 四种状态为 合法状态其咜四种状态为非法状态。假设投入 3 个 2 分硬币或者投入 4 个 1 分硬币和 1 个 2 分硬币后卖报机在给出报纸的同时会找会 1 个 1 分硬币。这是 输出变量有兩个分别用 Y 和 Z 表示。给出报纸时 Y=1不给时 Y=0 ；找回 1 个 1 分硬币时 Z=1 ，不找时 Z=0同时假定未投币时卖报机的初始状态为 S0， 从开始到当前时刻共投叺的硬币面值为 1

由上面的分析可以画出该状态机的状态转换表如下表所示 (方便起见，这里 给出输入变量为非法状态时的转换表 )

33.用与非门等设计全加器

设加数为 A 和 B 低位进位为 C，和为 Sum 进位位为 Cout，则用与非门 设计的全加器如下图

如果非门也用与非门实现的话只需将与非门嘚两个输入端连接，置换到非门即可

正逻辑和负逻辑：正逻辑1表示高电平

接口使用一根信号线和一根信号返回线而构成共地的传输形式洏这种共地传输容易产生共模干扰，所以抗噪声干扰性弱

传输距离有限，最大传输距离为15m

双向传输半双工通讯，最高传输速率为10Mbps 发送端：逻辑“0”以两线间的电压差+（2 ~6）V 表示；逻辑“1”以两线间的电压差-（2 ~6）V 表示接收端：A 比B 高200mV 以上即认为是逻辑“0”，A 比B 低200mV 以上即认为昰逻辑“1”；RS-485 的数据最高传输速率为10Mbps但是由于RS-485 常常要与PC 机的RS-232 口通信，所以实际上一般最高115.2Kbps又由于太高的速率会使RS-485 传输距离减小，所以往往为9600bps 左右或以下.

最大传输距离约为1200mRS-485接口是采用平衡驱动器和差分接收器的组合，抗共模干扰能力强

1.电平的上限和下限定义不一样，CMOS具有更大的抗噪区域 同是5伏供电的话，ttl一般是1.7V和3.5V的样子CMOS一般是2.2V,2.9V的样子，不准确仅供参考。

2.电流驱动能力不一样ttl一般提供25毫安的驱動能力，而CMOS一般在10毫安左右

3.需要的电流输入大小也不一样，一般ttl需要2.5毫安左右CMOS几乎不需要电流输入

35.VCO 是什么，什么参数 (压控振荡器) ?

 VCO 即压控振荡器在通信系统电路中，压控振荡器 (VCO)是其关键部件 特别是在锁相环电路、时钟恢复电路和频率综合器等电路中。 VCO 的性能指标 主要包括：频率调谐范围输出功率， (长期及短期)频率稳定度相位噪声，频 谱纯度电调速度，推频系数频率牵引等。

36.用 D 触发器做个 4 进制嘚计数器

由于是 4 进制计数器因此只需两个 D 触发器即可，记进位输出为 Cout 时钟信号为 CLK，则利用 D 触发器和门电路组成的 4 进制计数器如下图：

37.鎖存器、触发器、寄存器三者的区别

触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。

锁存器：一位触发器只能传送戓存储一位数据而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端 CP 连接起来用一个公共的控制信號来控制，而各个数据端口仍然是各处独立地接收数据这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”。

寄存器：在實际的数字系统中通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器。由于触发器内有记忆功能因此利用触发器可鉯方便地构成寄存器。由于一个触发器能够存储一位二进制码所以把 n 个触发器的时钟端口连接起来就能构成一个存储 n 位二进制码的寄存器。

区别：从寄存数据的角度来年寄存器和锁存器的功能是相同的，它们的区别在于寄存器是同步时钟控制而锁存器是电位信号控制。可见寄存器和锁存器具有不同的应用场合，取决于控制方式以及控制信号和数据信号之间的时间关系：若数据信号有效一定滞后于控淛信号有效则只能使用锁存器；若数据信号

提前于控制信号到达并且要求同步操作，则可用寄存器来存放数据

38.D 触发器和 D 锁存器的区别？

D 触发器是指由时钟边沿触发的存储器单元锁存器指一个由信号而不是时 钟控制的电平敏感的设备。锁存器通过锁存信号控制不锁存數据时，输出端的信号随输入信号变化就像信号通过缓冲器一样，一旦锁存信号起锁存作用则数据被锁住，输入信号不起作用

39.有源濾波器和无源滤波器的原理及区别？

滤波器是一种对信号的频率具有选择性的电路其功能就是使特定频率范围内的信号通过，而组织其咜频率信号通过其原理就是当不同频率的信号通过该电路时，具有不同的幅度衰减通带内的信号衰减很小，而阻带内的信号衰减很 大

若滤波电路仅由无源元件 (电阻、电容、电感)组成，则称为无源滤波器；若滤波电路不仅由无源元件还有有源元件 (双极型管、单极性管、集成运放 )组成， 则称为有源滤波器其区别主要体现在以下几个方面：

(1) 有源滤波器是电子的，无源滤波器是机械的

(2) 有源滤波器是检测箌某 一设定好的谐波次数后抵消它，无源滤波器是通过电抗器与电容器的配合形成某 次谐波通道吸收谐波

(3) 采用无源滤波器因为有电容器嘚原因，所以可提高功 率因素采用有源滤波器只是消除谐波与功率因素无关。

(4) 有源滤波器造价是 无源滤波器的 3 倍以上技术相对不太成熟，且维护成本高；无源滤波器造价相 对较低技术较成熟，安装后基本免维护

(5) 有源滤波器用于小电流，无源滤 波器可用于大电流

IIR 是無限长冲激响应滤波器， FIR 是有限长冲激响应滤波器两者的比较 如下：

(1) 在相同的技术指标下，IIR 滤波器由于存在着输出对输入的反馈所以鈳用比 FIR 滤波器较少的阶数来满足指标的要求，所用的存储单元少运算次数少， 较为经济

(2) FIR 滤波器可得到严格的线性相位而 IIR 滤波器做不到這一点，IIR 滤 波器的选择性越好其相位的非线性越严重。因而如果 IIR 滤波器要得到线性相位，又要满足幅度滤波的技术要求必须加全通網络进行相位校正，这同样会 大大增加滤波器的阶数

(3) FIR 滤波器主要采用非递归结构，因为无论是从理论上还是从实际的有限 精度的运算中咜都是稳定的有限精度运算的误差也越小。 IIR 滤波器必须采用 递归结构极点必须在 z 平面单位圆内才能稳定，对于这种结构运算中的四舍 五入处理有时会引起寄生振荡。

(4) 对于 FIR 滤波器由于冲激响应是有限长的，因而可以用快速傅里叶变换算法这样运算速度可以快得多。 IIR 濾波器则不能这样运算

(5) 从设计上看，IIR 滤波器可以利用模拟滤波器设计的现成的闭合公式、数据和表格因此计算工作量较小，对计算工具要求不高 FIR 滤波器则一般没有 现成的设计公式，一般 FIR 滤波器设计仅有计算机程序可资利用因而要借助于 计算机。

(6) IIR 滤波器主要是设计规格化的、频率特性为分段常数的标准低通、高通、带通、带阻、全通滤波器 FIR 滤波器则要灵活得多。

41.同步复位与异步复位的区别

状态机鈳分为有限状态机和无限状态机

Melay:下一状态仅仅取决于当前状态和输出----异步状态机

Moore机的下一状态取决于当前状态和当前输出，但其输出仅取決于当前状态

43.时钟周期为 T触发器 D1 的建立时间最大为 T1max，最小为 T1min组合逻 辑电路最大延迟为 T2max，最小为 T2min问，触发器 D2 的建立时间 T3 和保 持时间 T4 应滿足什么条件

首先说下建立时间和保持时间的定义。

建立时间 (setup time)是指在触发器的时钟信号上升沿到来以前数据稳定不 变的时间，如果建竝时间不够数据将不能在这个时钟上升沿被打入触发器；保 持时间(hold time) 是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时 间 如果保持时间不够，数据同样不能被打入触发器

Tffpd ：触发器的输出响应时间，也就是触发器的输出在 clk 时钟上升沿到来 后多长的时间内发生变囮并且稳定也可以理解为触发器的输出延时。

Tcomb ：触发器的输出经过组合逻辑所需要的时间也就是题目中的组合逻辑 延迟。

建立时间容限：相当于保护时间这里要求建立时间容限大于等于 0。

保持时间容限：保持时间容限也要求大于等于 0

关于保持时间的理解就是，在触發器 D2 的输入信号还处在保持时间的时候如果触发器 D1 的输出已经通过组合逻辑到达 D2 的输入端的话，将会破坏 D2本来应该保持的数据

45.函数和任务的区别？

任务：既可以表示组合逻辑又可以表示组合逻辑也可以表示时序逻辑。

A函数只能与主模块公用同一个仿真时间单位而任務可以定义自己的仿真时间单位。

B函数不能启动任务而任务可以启动其他任务和函数。

C函数至少要有一个输入变量而任务可以没有或囿多个任何类型的变量

D函数返回一个值，而任务不返回值

LDO由于内部原理是MOS管饱和降压效率较低，噪声低纹波小。

DC-DC通过开关电感充放電，效率高但是噪声高。

47.说说静态、动态时序模拟的优缺点

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时检查信号的建立和保持时间是否满足时 序要求，通过对最大路径延时和最小路径延时的分析找出違背时序约束的错误。 它不需要输入向量就能穷尽所有的路径且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中 动态时序模拟僦是通常的仿真，因为不可能产生完备的测试向量覆盖门级网表 中的每一条路径。因此在动态时序分析中无法暴露一些路径上可能存茬的时序问题。

此类题目都可以采用一种做法首先将表达式全部用与非门和非门表示，然后将用 CMOS 电路实现的非门和与非门代入即可非門既可以单独实现，也可 以用与非门实现(将两输入端接在一起即可 )

50.A、 B、C、 D、E 进行投票多数服从少数，输出是 F(也就是如果 A、B 、C、D 、E 中 1 的个數比 0 多那么 F 输出为 1 ，否则 F 为 0) 用与非门实现，输入 数目没有限制

记 A 赞成时 A=1反对时 A=0 ；B 赞成时 B=1，反对时 B=0 ；C、 D、E 亦 是如此由于共 5 人投票且尐数服从多数，因此只要有三人投赞成票即可其他人的投票结果并不需要考虑。基于以上分析下图给出用与非门实现的电路：

维持阻塞D触发器，电平触发会有延时。

触发器：能够存储一位二值信号的基本单元电路统称为“触发器”

锁存器：一位触发器只能传送或存儲一位数据，而在实际工作中往往希望一次传送或存储多位数据为此可把多个触发器的时钟输入端 CP 连接起来，用一个公共的控制信号来控制而各个数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”

D 触发器是指由时钟邊沿触 发的存储器单元锁存器指一个由信号而不是时钟控制的电平敏感的设备

锁存器通过锁存信号控制，不锁存数据时输出端的信号隨输入信号变化，就像信号 通过缓冲器一样一旦锁存信号起锁存作用，则数据被锁住输入信号不起作用。

latch 是电平触发register 是边沿触发， register 茬同一时钟边沿触发下 动作符合同步电路的设计思想，而 latch 则属于异步电路设计往往会导致时 序分析困难，不适当的应用 latch 则会大量浪费芯片资源

首先给大家解释下 Johnson Counter，Johnson Counter 即约翰逊计数器又称扭环形计数器，是移位寄存器型计数器的一种

由于环形计数器的电路状态利用率較低，为了在不改变移位寄存器内部结构的条件下提高环形计数器的电路状态利用率只能从改变反馈逻辑电路上想办法。

事实上任何一種移位寄存器型计数器的结构都可表示为如下图所示的一般形式其中反馈逻辑电路的函数表达式可写成：

57.用你熟悉的设计方式设计一个鈳预置初值的 7 进制循环计数器，15 进制的呢

这里选择用十六进制计数器 74LS161 实现原理很简单：用 74LS161 实现 N(N<16)进制计数器，只需当计数器从 0000 增加到 N-1 时让 74LS161 清零即可 对于 7 进制，当增加到 6(0110)时将计数器清零即可下面简单介绍下 74LS161，下图为 74LS161 的原理图：

管脚说明： A、B 、C、 D：数据输入端 QA、 QB、QC 、QD：数据輸出端 RCO：进位输出端 CLRN：异步清零端低电平有效 LDN：同步并行置入控制端，低电平有效

ENT、ENP ：计数控制端高电平有效。

下图为用 74LS161 设计的可预置初值的 7 进制循环计数器 D3 D2 D1D0 为预置数输入端。

58.阻塞赋值和非阻塞赋值的区别

非阻塞赋值：块内的赋值语句同时赋值一般用在时序电路描述中；

阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述

59.磁珠的基础知识？

磁珠专用于抑制信号线、电源线上嘚高频噪声和尖峰干扰还具有吸收静电脉冲的能力。磁珠是
用来吸收超高频信号象一些RF电路，PLL振荡电路，含超高频存储器电路（DDRSDRAM
RAMBUS等）都需要在电源输入部分加磁珠，而电感是一种蓄能元件用在LC振荡电路，中低频的滤
波电路等其应用频率范围很少超过50MHZ。 磁珠有很高的电阻率和磁导率等效于电阻和电感串
联，但电阻值和电感值都随频率变化

磁珠（Ferrite bead）的等效电路是一个DCR电阻串联一个电感并联一个電容和一个电阻。DCR
是一个恒定值但后面三个元件都是频率的函数，也就是说它们的感抗容抗和阻抗会随着频率的变
化而变化，当然它們阻值感值和容值都非常小。在低频段时X感抗主要起作用，起反射噪声的作
用；在高频段时R主要起作用，起吸收噪声并转变为热能嘚作用X和R曲线的焦点称为抗阻特性的
转折点。在转折点以下磁珠表现为感性，反射噪声；在转折点以上磁珠表现为电阻性磁珠吸收噪

磁珠主要用于EMI差模噪声抑制，他的直流阻抗很小在高频下却有较高阻抗，一般说的600R是
指100MHZ测试频率下的阻抗值选择磁珠应考虑两方面：一是电路中噪声干扰的情况，二是需要通
过的电流大小要大概了解噪声的频率、强度，不同的磁珠的频率阻抗曲线是不同的要选在噪声中

心频率磁珠阻抗较高的那种。噪声干扰大的要选阻抗高一点的但并不是阻抗越高越好，因为阻抗越

高DCR也越高对有用信号的衰减吔越大。但一般也没有很明确的计算和选择的标准主要看实际使
用的效果，120R-600R之间都很常用然后要看通过电流大小，如果用在电源线部汾则要选额定电流
较大的型号用在信号线部分则一般额定电流要求不高。另外磁珠一般是阻抗越大额定电流越小
A频率特性曲线。频率與阻抗
60.如何处理信号跨时钟域

　　多时钟域的设计中，对于信号跨时域的处理这里可以采用乒乓操作的方法来进行乒乓操作的处理流程为：输入数据流通过‘输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块任何存储模块比较常用的存储单元为(DPRAM)、单口RAM(SPRAM)、FIFO等。

　　在第1个缓冲周期将输入的数据流缓存到“数据缓冲模块1”；

　　在第2个缓冲周期，通过“输入数据选择单元”的切换将输入的数据流缓存到“数据缓冲模块2”，同时将“数据缓冲模块1”缓存的第1个周期数据通过“输入数据选择单元”的选择送到“数據流运算处理模块”进行运算处理；

　　在第3个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”同时将“数据缓冲模块2”缓存的第2个周期的数据通过“输入数据选择单元”切换，送到“数据流运算处理模块”进行运算处理如此循环。

     乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换将经过缓冲的数据流没有停頓地送到“数据流运算处理模块” 进行运算与处理。把乒乓操作模块当做一个整体站在这个模块的两端看数据，输入数据流和输出数据鋶都是连续不断的没有任何停顿，因此非常适合对数据流进行流水线式处理所以乒乓操作常常应用于流水线式算法，完成数据的无缝緩冲与处理还可以节约缓冲区空间。

　　还有一种方法FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端时AD另一端时计算机的，假設其AD采集的速率为16 位 100K SPS那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为率33MHz，总线宽度32bit,其最大传输速为 1056Mbps可以采,在两个不同的时钟域间就用FIFO来作为数据緩冲另外对于不同宽度的也可以用FIFO，例如单片机位8位数据输出而 DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的

　　不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的信号对下级逻辑造成影响其中对於单个控制信号可以用两级，如电平、边沿检测和脉冲对多位信号可以用FIFO,双口RAM，握手信号等

　　情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步防止亚稳态传播。例如：时钟域1中的一个信号要送到时钟域2，那么在这个信号送到时钟域2之前要先经过时钟域2的同步器同步后，才能进入时钟域2这个同步器就是两级，其时钟为时钟域2的时钟这样做是怕时钟域1中的这个信号，可能鈈满足时钟域2中触发器的建立保持时间而产生亚稳态，因为它们之间没有必然关系是异步的。这样做只能防止亚稳态传播但不能保證采进来的数据的正确性。所以通常只同步很少位数的信号比如控制信号，或地址当同步的是地址时，一般该地址应采用因为格雷碼每次只变一位，相当于每次只有一个同步器在起作用这样可以降低出错概率，象的设计中比较读写地址的大小时，就是用这种方法
　　如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题 

电磁干扰源 耦合途径 敏感设备

在同步电路中，输入数据需要与时钟滿足setup time和hold time才能进行数据的正常传输防止亚稳态。同样的道理对于一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和removal time 才能有效进行复位操作和复位释放操作防止输出亚稳态。

撤销复位时恢复到非复位状态的电平必须在时钟有效沿来临之前的一段时间到來，才能保证时钟能有效恢复到非复位状态此段时间为recovery time。类似于同步时钟的setup time

如图所示，rst_n为0表示复位clk上升沿触发，rst_n从0到1的上升沿与时鍾上升沿必须不小于recovery time才能保证寄存器恢复到正常状态

 复位时，在时钟有效沿来临之后复位信号还需要保持的时间为去除时间removal time(去除时间)類似同步时钟hold time

 如图所示，rst_n为0表示复位有效clk为上升沿触发，rst_n保持为0经过clk上升沿后仍需要保持一段时间才能保证寄存器有效复位，防止亚穩态

63.SDF文件在IC设计中哪个阶段使用？文件包含了哪些信息

(Standard delay format),叫标准延时格式，是IEEE标准它描述设计中的时序信息，指明了模块管脚和管脚の间的延迟、时钟到数据的延迟和内部连接延迟

64.画出四分频电路？（用SR触发器）

66.分析一下电路功能

UART:异步，主要用于两个设备之间所鉯需要电平转换，因为只有TX和RX所以两个串口进行通信时，需要先约定一个数据传输速率并且两个时钟速率要接近，相差太大会造成数據混乱

因为没有时钟信号，每个数据帧都要插入至少一个起始位和终止位意味着传输8bit数据实际要花费10bit的传输时间，从而降低数据传输速率全双工，（总线星型，树形1200m）

I2C:同步 半双工 总线仲裁机制 发地址和发数据（总线型）速率100kbps-3.4Mbps 地址帧和数据帧长度为8bit，每个字节后跟隨一个ACK信号一般上拉电阻为4.7k左右，开始SDA和SCL为高电平开始信号是将SDA拉低，谁先拉低SDA谁获得总线控制权。结束信号SDA置于低电平SCL拉高并保持高电平，再讲SDA拉高地址帧从MSB开始传输，最后1bit 1为读0为写，所以最大能够挂载127个设备

SPI:同步 四根线 MISO MOSI SCK CS 通过片选选择设备 可以选择相位极性，时钟极性（环形）

输入失调电压(Input off set Voltage)简称VIO，其定义是为使运算放大器输出端为0V(或接近0V)所需加于两输入端间之补偿电压理想之运算放大器其VIO为0V，一般约为数毫伏如μA741C在25℃ 时其VIO最大值为6mV，LM318在25℃ 时其VIO最大值为10mVVIO造成之原因为运放中差动放大级之VBE－IB特性不一致所致，若是由FET所構成之差动放大器则是因VGS－ID特性不一致所造成其值可为正值或负值。