Pspice数字信号源的设置【cadence吧】_百度贴吧
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二.时钟型信号源（DigClock）
高电平信号和低电平信号
登录百度帐号推荐应用[转载]cadence16.5中总线拓扑的设置方法
在PCB设计中，布局完成后需要对一些特殊的走线进行一些规则的设置。比如对存储器件来说，他们的地址、数据线往往是公用的，这就需要在设置规则的时候进行走线拓扑的设置。
在cadence16.5中，已数据线的拓扑设置为例：
在打开PCB,显示要设置拓扑的数据线：
然后打开constraint
manager-&electrical-&net-&routing-&wiring,点击DATA_BUS,在ED0上右键选择sigxplorer：
这样就提取了ED0的拓扑：
接下来需要对提取的拓扑进行编辑，编辑好后如下，一自动添加好了T形连接点：
由于在单板上U8为SDRAM，U7为FASH，U8的数据线ED16-ED31在U7上未使用，连接数目不匹配，所以要进行一些设置，不然在constraint
manager中不匹配的部分部分会报红（出错）。设置如下：点击set-&optional
然后点击U8，U8会有optional的字样提示:
然后再点击set-&constraints,弹出set topology
constraints对话框，选择wiring，在schedule中选择template，verifly
schedule中选择yes，然后OK：
然后点击file-&update constraint
manager,将设置的拓扑更新到constraint manager中：
在constraint manager中现在就有了设置好的ED0的拓扑：
再将ED0的拓扑应用到ED1-ED31中，选中ED1-ED31，在Referenced
ElectricalCSet栏中选择ED0,设置好后为：
这样数据总线的拓扑结构就设置好了。在PCB中的额拓扑如下：
使用同样的方法可以为地址线设置拓扑。
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Cadence连线的时候怎么设置自动捕捉引脚连接
助理工程师
10:03:49　　
Cadence连线的时候怎么设置自动捕捉引脚连接
18:40:40　　
我也遇到了同样的问题，貌似没有办法。。
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