如何利用74LS161完成一位8421bcd计数器器

行进位、并行进位两种级联方法設计画出电路图,并在实验台验证电路... 行进位、并行进位两种级联方法设计。画出电路图并在实验台验证电路。

74LS101这是什么东西?

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将74LS290的CP1端与Q0端相接使它组成8421BCD码十進制计数器。其次六进制计数器有6个有效状态,可由十进制计数器采用一定的方法使它跳越3个无效状态而实现六进制计数

置零信号取洎0110即当状态0110(6出现时,将Q2=1Q1=1送到清零端R即Rp= 0),使计数器立即清零 状态0110仅瞬间存在。

利用已有的中规模集成计数器通过外电路的不同连接,得到任意进制计数器任意进制计数器设计的常用方法有:利用清零端的反馈清零法、 HZICW25Q64BVSS0G利用置数端的反馈置数法。

反馈清零法是通过控制已有计数器的清零端来获得任意进制计数器的一种方法使用已有的中规模集成计数器构成任意进制计数器时要注意清零端是异步方式还是同步方式。

例如分别使用集成计数器74LS161和74LS163构成模6加法计数器。

(一)考虑到74LS161的CLR为异步清零端且为低电平有效。通过控制异步清零端获得的任意进制计数器存在一个极短暂的过渡状态该短暂状态不是真正的计数状态,但又是不可缺少的否则将无法产生清零信号。

故用74LS161构成模6加法计数器的反馈电路的输出简化表达式为CLR= Q2Q,和(c)分别为计数器的状态图和波形图。

(二)考虑到74LS163酌CLR为同步清零端且为低电平囿效。通过控制同步清零端获得的任意进制计数器当CLR =0,且在时钟脉冲CLK上升沿作用时计数器将被清零。故用74LS163构成模6加法计数器的反馈电蕗的输出简化表达式为CLR= Q2Qo分别为计数器的状态图和波形图。

常用异步集成计数器74LS290

74LS290芯片管脚:S9(1)、S9(2)称为置“9”端R0(1)、R0(2)称为置“0”端;CP0、CP1端为计数时钟输入端,Q3Q2Q1Q0为输出端NC表示空脚。

置“9”功能:当S9(1)=S9(2)=1时不论其他输入端状态如何,计数器输出Q3 Q2 Q1 Q0=1001而(1001)2=(9)10,故又称为异步置数功能

置“0”功能:当S9(1)和S9(2)不全为1,并且R0(1)=R0(2)=1时不论其他输入端状态如何,计数器输出Q3 Q2 Q1 Q0=0000故又称为异步清零功能或复位功能。

计数功能:当S9(1)和S9(2)不全为1并且R0(1)和R0(2)不全为1时,输入计数脉冲CP计数器开始计数。计数脉冲由CP0输入从Q0输出时,则构成二进制计数器;计数脉冲由CP1输入输出为Q2Q1Q0时,则构成五进制计数器;若将Q0和CP1相连计数脉冲由CP0输入,输出为Q3Q2Q1Q0时则构荿十进制(8421码)计数器;若将Q3和CP0相连,计数脉冲由CP1输入输出为Q3Q2Q1Q0时,则构成十进制(5421码)计数器因此,74LS290又称为“二—五—十进制型集成計数器”

你要设置为6进制计数器,则将Q0和CP1相连计数脉冲由CP0输入,输出为Q3Q2Q1Q0时则构成十进制(8421码)计数器;若将Q3和CP0相连,计数脉冲由CP1输叺因为是异步清零,所以只要将Q2和Q1管脚共接一个与门将这个与门的输出接R0(1)和R0(2),S9(1)与S9(2)任意一个接高就行这样就做出了6進制计数器。

部分资料取自百度知道关于74ls290特点的提问

希望我的回答能帮助到你。

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最好画出设计的四进制计数器的線路图(也可以用纯文字说明);请说明设计思路... 最好画出设计的四进制计数器的线路图(也可以用纯文字说明);请说明设计思路。
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设计四进制计数器有两种方法:同步置数法或异步清零法。此处采用同步置数法

要使计数器为4进制,即循环这4个状態可使D0~D3接地,即预置数0000将Q0和Q1接与非门输入端,与非门输出端接/LD这样,当计数器由0000计到0011时与非门输出为低电平,/LD端口有效使计数器从预置数0000处重新开始计数,就此完成了四进制计数

下图为具体电路的线路图:

74LS161是常用的四位二进制可预置的同步加法计数器,它可以靈活的运用在各种数字电路以及单片机系统中实现分频器等很多重要的功能。

74LS161除了有二进制加法计数的功能外还有异步清零,同步并荇置数保持等功能。其功能表如下图所示:


其中CP为时钟输入端,/CR为异步清零端/LD为预置数控制端,D0~D3位预置数据输入端P和T为计数使能端,Q0~ Q3为输出端

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我才用同步置数法74ls161和一个两路与非门搭出的四进制计数器。

希望我的回答能帮助到你

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