1.新建文件夹led:doc放文件pro放工程,rtl放代码sim放仿真
2.新建工程,保存在pro文件下
3.工程五步指引过后新建Verilog HDL File,模块名为led编写代码,保存在rtl文件夹下
4.开始分析和综合检测代码是否有错误
5.新建仿真文件,模块名后加_tb保存在sim文件下
8.关闭仿真,开始编译
10.后仿真果然暴露出问题来了嘿嘿
12.根据物理端口进行配置
6、在进入仿真钱重新编译一下,再进入功能仿真和时序仿真
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1.新建文件夹led:doc放文件pro放工程,rtl放代码sim放仿真
2.新建工程,保存在pro文件下
3.工程五步指引过后新建Verilog HDL File,模块名为led编写代码,保存在rtl文件夹下
4.开始分析和综合检测代码是否有错误
5.新建仿真文件,模块名后加_tb保存在sim文件下
8.关闭仿真,开始编译
10.后仿真果然暴露出问题来了嘿嘿
12.根据物理端口进行配置
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