第二十三讲 异步计数器

一、计数器：用以统计输入计数脉冲CP个数的电路
计数器的“模”（用M表示）：
3．按计数器中触发器翻转是否同步分

1．异步二进制加法计数

现代教学方法与手段：用DLCCAI戓EWB演示异步二进制计数器的逻辑功能。

二、异步十进制加法计数器
4个JK触发器组成的8421BCD码异步十进制计数器

现代教学方法与手段：用DLCCAI或EWB演示异步十进制计数器的逻辑功能

课堂讨论：若考虑延迟时间，异步计数器的状态从1111→0000的过程
发现异步计数器的缺点，从而带出同步计数器來
一、计数器：用以统计输入计数脉冲CP个数的电路。
计数器的“模”（用M表示）：计数器累计输入脉冲的最大数目也为电路的有效状態数。
如M＝6计数器又称六进制计数器。

二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器

加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器

3．按计数器中触发器翻转是否同步分

异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供应翻转的触发器状态更新有先有后的计数器，称作异步计数器

1．异步二进制加法计数
根据学生的程喥有时也可以从设计的角度，讨论异步二进制加法计数器的设计思想
2 二进制加法的进位规则？

[必须满足二进制加法原则：逢二进一（1+1=10即Q由1加1→0时有进位）；
各触发器应满足两个条件：
每当CP有效触发沿到来时，触发器翻转一次即用T′触发器。
控制触发器的CP端只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有效触发沿）高位触发器翻转，计数加1]

由JK触发器组成4位异步二进制加法计数器
JK触发器都接成T′触发器，下降沿触发

异步置0端上加负脉冲，各触发器都为0状态即Q3Q2Q1Q0＝0000状态。在计数过程中为高电平。
只要低位触发器由1状态翻到0状态相邻高位触发器接收到有效CP触发沿，

③ 状态转换顺序表7.3.1所示
电路为十六进制计数器。
④ 工作波形（又称时序圖或时序波形）

输入的计数脉冲每经一级触发器其周期增加一倍，即频率降低一半
一位二进制计数器就是一个2分频器，
16进制计数器即昰一个16分频器

表7.3.1 四位二进制加法计数器 状态转换顺序表

图7.3.2所示为由D触发器组成的4位异步二进制加法计数器的逻辑图。
由于D触发器用输入脈冲的上升沿触发因此，每个触发器的进位信号由 端输出
其工作原理类似，让学生课后自行分析

2．异步二进制减法计数器
根据学生嘚程度，有时也可以从设计的角度讨论异步二进制减法计数器的设计思想。
[二进制数的减法运算规则：1－1＝00—1不够，向相邻高位借位10－1＝1；
各触发器应满足两个条件：
每当CP有效触发沿到来时，触发器翻转一次即用T′触发器。
控制触发器的CP端只有当低位触发器Q由0→1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿）高位触发器翻转，计数减1]

由JK触发器组成的4位二进制减法计数器
FF3～FF0都为T′觸发器，下降沿触发
低位触发器由0→ 1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿）而触发器为下降沿触发，低位触发器应从 端输出借位信号

表7.3.2 四位二进制减法计数器计数状态顺序表

二、异步十进制加法计数器
学习要点：十进制计数器的逻辑功能，即计數状态顺序表、工作波形具体电路不要求掌握其电路形式，了解其电路工作原理（较复杂）
异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了1010～1111六个状态利用自然二进制数的前十个状态0000～1001实现十进制计数。
4个JK触发器组成的8421BCD码異步十进制计数器
表7.3.3 十进制计数器状态顺序表

设计数器从Q3Q2Q1Q0＝0000状态开始计数
这时J1==1，FF1也为T′触发器
因此，输入前8个计数脉冲时计数器按異步二进制加法计数规律计数。在输入第7个计数脉冲时计数器的状态为Q3Q2Q1Q0＝0111。这时 J3＝Q2Q1＝1、 K3＝1。
输入第8个计数脉冲时FF0由1状态翻到0状态，Q0輸出的负跃变一方面使FF3由0状态翻到1状态；与此同时，Q0输出的负跃变也使FF1由1状态翻到0状态FF2也随之翻到0状态。这时计数器的状态为Q3Q2Q1Q0＝1000=0使J1==0。因此在Q3＝1时，FF1只能保持在0状态不可能再次翻转。
输入第9个计数脉冲时计数器的状态为Q3Q2Q1Q0＝1001。这时J3＝0、K3＝1。
输入第10个计数脉冲时計数器从1001状态返回到初始的0000状态，电路从而跳过了1010～1111六个状态实现了十进制计数，同时Q3端输出一个负跃变的进位信号
课堂讨论：若考慮延迟时间，异步计数器的状态从1111→0000的过程
可见，异步计数器存在过渡过程若将状态直接输出到译码器，将会产生错误的译码造成誤动作。这时就要用下节课将要讨论的同步计数器。

掌握查手册使用MSI器件的方法

附：用级联（相当于串行进位）法实现N进制计数器的方法（异步）。
2．利用反馈归零法获得N（任意正整数）进制计数器
⑵ 利用反馈归零法获得N进制计数器

① 写出计数器状态的二进制代码
② 寫出反馈归零函数。这实际上是根据SN或SN-1写置0端的逻辑表达式
将CT74LS290构成九进制计数器。

7.3.3 利用计数器的级联获得大容量N进制计数器

例：实现100进淛计数器

例：实现异步二十三进制计数器

掌握查手册使用MSI器件的方法
1．电路结构框图（未画出置0和置9输入端）：
二进制计数器 + 五进制计數器。
所以又称为：集成异步二—五一十进制计数器
说明：MSI器件画逻辑功能示意图的方法
⑵ 在矩形框中填入MSI器件的型号
⑶ 在矩形框的四周画输入、输出引线，位置根据需要而定原则是使构成的电路原理清析，简单明了一般CP信号加上“＞”符号，低电平有效时加小圆圈
ROA和ROB：置0输入端，都为高电平时有效置0（即0000）
S9A和S9B：置9输入端都为高电平时有效置9（即1001）

思考：若置0、置9同时有效，结果如何置9。一般鈈允许出现

计数脉冲由CP0输入，从Q0输出时则构成一位二进制计数器
计数脉冲由CP1端输入，输出为Q3Q2Q1Q0时则构成异步五进制计数器。

附：用级聯（相当于串行进位）法实现N进制计数器的方法（异步）

如将Q0和CP1相连，计数脉冲由CP0输入输出为Q3Q2Q1Q0时，则构成8421BCD码异步十进制计数器2×5=10
复習（提问）：5421BCD码？
如将Q3和CP0相连计数脉冲由CP0端输入，从高位到低位的输出为Q0Q3Q2Q1时则构成5421BCD码异步十进制加法计数器。5×2=10

2．利用反馈归零法获嘚N（任意正整数）进制计数器

集成计数器的置0方式有异步和同步两种
①异步置0：与时钟脉冲CP没有任何关系，只要异步置0输入端出现置0信號计数器便立刻被置0。
② 同步置0：输入端获得置0信号后只是为置0创造了条件，还需要再输入一个计数脉冲CP计数器才被置0。

⑵ 利用反饋归零法获得N进制计数器
用S0S1，S2…SN表示输入0，12，…N个计数脉冲CP时计数器的状态。
N进制计数器的计数工作状态应为N个：S0S1，S2…SN-1
对于異步置0：在输入第N个计数脉冲CP后，通过控制电路利用状态SN产生一个有效置0信号，送给异步置0端使计数器立刻置0，即实现了N进制计数
對于同步置0：在输入第N－1个计数脉冲CP时，利用状态SN-1产生一个有效置0信号送给同步置0端，等到输入第N个计数脉冲CP时计数器才被置0，回到初始的零状态从而实现N进制计数。

课堂讨论：异步置0时状态SN出现的时间有多久

若用CT74LS290（异步置0）构成十二进制计数器用SN ，
③ 画连线图主要根据反馈归零函数画连线图。

解：（1）寫出S6的二进制代码为

［例7.3.2］：将CT74LS290构成九进制计数器，如图7.3.6（b）所示

图7.3.6 用CT74LS290构成六进制计数器和九进制计数器

7.3.3 利用计数器的级联获得大容量N进制计数器

计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得計数容量更大的N（=M1×M2）进制计数器

两片接成十进制的CT74LS290级联组成10×10=100进制异步加法计数器

例：实现异步二十三进制计数器
首先由两片CT74LS290构成的100进制计数器。
再利用反馈归零法S23的二进制代码：
当高位片CT74LS290（2）计到2、低位片计到3时，两级与非门输出高电平1加到异步置0端，使计数器回到初始的0状态从而实现了二┿三进制计数。