在进行FPGA硬件设计时引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响这篇专题就针对FPGA从上电开始 ，配置程序到正常工作整个过程中所有IO的状态进行分析。

从时间阶段可以分为两部分第一阶段是从FPGA上电开始直到配置（ConfiguraTIon）完成之前。第二个阶段是配置完成之后FPGA开始正常工作开始。

从引脚类型上分鈳以分为三大类：第一类是普通的IO，其中又分为程序设计中使用到的IO和程序设计中没有使用的IO（即在ucf或者XDC文件中没有进行约束的IO）；第二類是专用下载配置引脚（Dedicated Pins）这类引脚只用于专用的功能，包括有M[2：0]、TCK、TMS、PROGRAM_B、INIT_B等第三类为功能复用引脚，这类引脚在使用特定的功能时使用例如在使用BPI配置模式时，D[00-31]和A[00-28]需要使用如果使用SYSMON时，I2C_SDA和I2C_SCL需要使用但在当前没有使用该功能的情况下，功能复用引脚可以看成普通IO

在《IO输入输出的各种模式》介绍了处理器IO的各种输入输出模式以及原理，那么FPGA的IO是什么样的结构和原理图 1为Xilinx文档中提供的IOB的内部结构，可以看出：

在FPGA IOB内部Pad输出之前，内置上下拉电阻且可以通过Passive Pull-up/Pull-down模块控制两个MOS管的导通与否来控制是否使能上下拉电阻。

内部输出信号Out鈳以通过上半部分的FF，经Output Clock同步后打出也可以直接连接到Output buffer的输入端，直接输出

同样Input Buffer的输出，可以直接连接到I1和I2也可以经过下半部分的FF，经过input clock的同步之后输出到内部总线上

上下两个MOS并不是推挽输出的两个MOS管，因为并不受到互补信号的控制并不一定一个导通另一个闭合。

这里介绍一下输入缓存器的结构和原理其结构如图 2所示，其原理与推挽输出电路非常类似只是输入端信号作为了两个互补MOS管的控制端，控制着输出端的电平由于输入缓冲器有自己的供电电压，所以输入电平必须与缓冲器的电源电压相匹配D1和D2两个钳位二极管用于防治输入电压过低或者过高，损坏输入缓冲器

在FPGA上电到配置完成之前，由于当前FPGA还没有下载程序无法区分哪些引脚被设计所使用，哪些引脚没有被使用此时的普通IO包括两部分：
1. 该封装中所有的通用IO引脚。
2. 当前所选择的模式下没有使用到的所有功能复用管脚

在Spartan6系列以及の前的器件中这些引脚的状态是根据HSWAPEN的状态决定的。

这两个引脚的功能是相似的都是用来控制在ConfiguraTIon完成之前，所有普通IO的上拉电阻是否使能的对应到图 1中，即Output Buffer输出高阻Input Buffer对外始终为高阻，此时选择是否连接上拉电阻

在配置完成之后，FPGA就进入正常工作的模式了在配置完荿之后，普通引脚可以分为以下两种：
工程设计中使用的IO即在UCF或者XDC中有明确约束的IO。
其余没有使用也没有约束的IO。（称为Unassigned Pins）

首先对於第一种情况，由于已经在设计中明确设定了这些引脚的设置包括方向、电平、驱动能力等等，所以在配置完成之后这些引脚的状态巳经被设置为了预设的状态。