在verilog语言中“{}”实现位拼接,将幾个信号按照需要拼在一起组成新的信号。
比如说假设信号B={A[6:0],C[7]}信号A是7位,C是1位那么B就有8位宽了。就是这么简单
拼接拼接嘛,就是拼起来用
//这里的问题涉及到非阻塞赋值“<=”的含义,非阻塞赋值相当于电路中的D触发器列如“Lsr<=Rsr”在clk上升沿来的时候,进程中先计算右边等式Rsr的值在进程结束的时候,才将Rsr的值赋给Lsr这就使得Lsr和Rsr的值虽然一样,但是时序上Lsr比Rsr有一些延迟
看不到你的key_rst的赋值语句。
总之从上媔的语句中只能知道:key_rst_r的复位值是比较特殊的3'b111。其他情况下取key_rst值可能key_rst的值复位的时候是0吧。这样做可能是某些复位的条件下不能用0徝而已。这两个信号第一初值可能不同第二,后者比前者早一个周期
后者比前者早一个周期???为什么啊?这点我不明白谢谢。