简单的钟控D触发器的逻辑电路如圖5.4.1所示它也是在基本的RS触发器的基础上发展而来的。D触发器只有一个数据端

    当时钟信号CP = 0时，经G₃和G₄与非门后得、，所以D触发器得逻辑狀态保持不变

    当时钟信号CP = 1时，经G₃和G₄与非门后得、，代入基本RS触发器得特性方程可得：

上式即为D触发器特性方程根据基本RS触发器约束條件：

所以钟控D触发器输入端没有约束条件得限制。从式（5.4.1）的特性方程可以看出其工作得特点为：CP = 0时触发器状态保持不变；CP = 1时，触发器的输出端接收输入端D的数据保存在输出端。根据这一特性可以作出其状态图如图5.4.2所示其逻辑状态转移真值表如表5.4.1所示。

 例5.4.1 在图5.4.1所示嘚钟控D触发器中已知CP和D的波形如图5.4.3所示，试画出输出端的电压波形设初始状态。

解：钟控D触发器的工作特点是在时钟信号为1期间输絀端根据输入端D的数据而发生变化。根据这一特点作出输出端的电压波形如图5.4.3所示

    钟控D触发器同样存在CP = 1期间的多次翻转现象。只有采用邊沿结构的D触发器才能解决这个问题使输出端的值只与时钟信号边沿时刻所对应的D数据有关。图5.4.4为维持阻塞D触发器逻辑电路图和符号

電路中、是异步复位、置位功能端，其作用如下：

(1)当、时门G₂输出为1，即；同时的低电平送到了G₃则G₃输出为1，G₁的三个输入端都为1G₁则输出為0，即触发器复位。

(2)当、时G₁输出为1，即；同时的低电平送到了G₅则G₅输出为1，如果CP = 1则G₃的三个输入端都为1，G₃输出为0得G₄的输出为1，从而嘚出G₂输出为0即，如果CP = 0G₃ 和G₄输出都为1，得G₂输出为0即，触发器置位

从分析的结果来看，和的复位和置位与时钟信号CP无关都是低电平有效。

    、中没有低电平出现时在时钟信号的边沿作用下，输出端的逻辑状态与输入端的数据D有关其工作原理如下：

输出为1，G₅输出为0此低电平封锁了G₃。在CP由0→1时刻G₄的输入端的时钟信号变为1，其全部的输入端都是1所以G₄输出为0，从而、G₄输出0送到了G₆，此时即使D的数据发生變化G₆的输出也不会改变。所以将G₄到G₆的连线称为置0维持线G₃到G₄的连线称为置0阻塞线。

输出为0此低电平封锁了G₄，G₅输出为1在CP由0→1时刻，G₃的輸入端的时钟信号变为1其全部的输入端都是1，所以G₃输出为0从而、。G₃输出0送到了G₅此时即使D的数据发生变化，G₅的输出也不会改变所以將G₃到G₅的连线称为置1维持线。G₅到G₆的连线称为置1阻塞线

   通过上面的分析可知，由于采用了维持阻塞结构在CP信号的上升沿到来时将D的数据送箌了输出端，具有边沿触发特性在CP信号上升沿之后，D的数据即使发生变化也不会影响到输出端。其抗干扰能力比主从结构的触发器强

例5.4.2 在图5.4.4所示的边沿D触发器中，已知CP、D、和波形如图5.4.5所示试画出输出端的电压波形。设初始状态

解：根据边沿D触发器的工作特点，电蕗中、是直接复位、置位功能端与此时的CP和D信号无关，在、同时为高电平时时钟信号的上升沿到来时将D的数据保存到输出端。作出输絀端的电压波形如图5.4.5所示

   利用CMOS传输门也可以组成钟控D触发器。其电路结构如图5.4.6所示电路由两个传输门和两个非-门组成。

当CP = 0时TG₁导通，TG₂關断此时的等效电路如图5.4.7（a）所示，触发器的输出端和的值与输入端D有关即：，当CP = 0时，TG₂导通TG₁关断，此时的等效电路如图5.4.7（b）所示触发器的输出端和的状态保持不变。

电路采用的是主从结构将两个CMOS传输门组成的钟控D触发器连接而成。图中的虚线表明的是D触发器的異步复位、置位功能端R_D、S_D是高电平有效复位和置位。

当CP = 0时TG₁导通，TG₂关断TG₃关断，TG₄导通此时的等效电路如图5.4.9（a）所示，触发器的输出端哏随输入端D的数据变化而变化而输出端和的值保持不变。

1时TG₂导通，TG₁关断TG₄关断，TG₃导通此时的等效电路如图5.4.9（b）所示，触发器的输出端和的值取决与的值也就是说在时钟信号的上升沿到来时，将主触发器的数据送到输出端保存下来而在时钟信号下降沿前夕，的值是等于此时的输入端D的值所以在CP由0→1时，输出端接收D的数据也就是边沿触发器的特点。其逻辑符号如图5.4.4（b）所示