出版时间：2010年版

丛编项： 新编电氣与电子信息类本科规划教材

　　《新编电气与电子信息类本科规划教材·电子电气基础课程：数字逻辑电路基础》共10章包括数制与编码、逻辑代数、门电路、组合逻辑电路、触发器、时序逻辑电路有哪些、脉冲单元电路、数模和模数转换、半导体存储器和可编程逻辑器件，各章后附有思考题和习题《新编电气与电子信息类本科规划教材·电子电气基础课程：数字逻辑电路基础》是结合传统数字设计技术与朂新数字设计技术编写的，书中保留了传统的卡诺图的逻辑化简手段、布尔方程表达式设计方法和相应的中小规模集成电路的堆砌技术等方面内容新增了以硬件描述语言（HDL）、可编程逻辑器件（PLD）的现代数字电路设计技术方面的内容。书中列举了大量的基于HDL的门电路、触發器、组合逻辑电路、时序逻辑电路有哪些、半导体存储器和数字系统设计的实例供读者参考。每个设计实例都经过了电子设计自动化（EDA）软件的编译和仿真确保无误。《新编电气与电子信息类本科规划教材·电子电气基础课程：数字逻辑电路基础》图文并茂、通俗易懂并配有电子课件和习题与实验辅导教材，可作为高等学校工科有关专业的教材和相关工程技术人员的参考书

第1章 数制与编码 （1）

1.1.1 模拟電子技术和数字电子技术 （1）

1.1.2 脉冲信号和数字信号 （1）

1.1.3 数字电路的特点 （2）

1.2 数制及其转换 （2）

第2章 逻辑代数和硬件描述语言基础 （9）

2.1 逻辑玳数基本概念 （9）

2.1.1 逻辑常量和逻辑变量 （9）

2.1.2 基本逻辑和复合逻辑 （9）

2.1.3 逻辑函数的表示方法 （13）

2.2 逻辑代数的运算法则 （16）

2.2.1 逻辑代数的基本公式 （16）

2.2.2 逻辑代数的基本定理 （16）

2.2.3 逻辑代数的常用公式 （17）

2.3 逻辑函数的表达式 （19）

2.3.1 逻辑函数常用表达式 （19）

2.3.2 逻辑函数的标准表达式 （20）

2.4 逻辑函数的简化法 （22）

2.4.1 逻辑函数简化的意义 （22）

2.4.2 逻辑函数的公式简化法 （23）

2.4.3 逻辑函数的卡诺图简化法 （24）

思考题和习题 （43）

第3章 门电路 （45）

3.2 晶體二极管和三极管的开关特性 （46）

3.2.1 晶体二极管的开关特性 （46）

3.2.2 晶体三极管的开关特性 （50）

3.4.6 TTL集成电路多余输入端的处理 （68）

3.5 其他类型的双极型集成电路 （69）

3.7.1 用assign语句建模方法实现门电路的描述 （79）

3.7.2 用门级元件例化建模方式来描述门电路 （80）

思考题和习题 （81）

第4章 组合逻辑电路 （85）

4.1.1 组合逻辑电路的结构和特点 （85）

4.1.2 组合逻辑电路的分析方法 （85）

4.1.3 组合逻辑电路的设计方法 （86）

4.2 若干常用的组合逻辑电路 （90）

4.3 组合逻辑电路設计 （104）

4.3.1 采用中规模集成部件实现组合逻辑电路 （104）

4.4 组合逻辑电路的竞争-冒险现象 （119）

思考题和习题 （121）

第5章 触发器 （125）

5.2.1 由与非门构成的基本RS触发器 （126）

5.2.2 由或非门构成的基本RS触发器 （127）

5.4.3 维持-阻塞结构集成触发器 （136）

5.5 触发器之间的转换 （137）

思考题和习题 （143）

第6章 时序逻辑电路囿哪些 （146）

6.2 寄存器和移位寄存器 （149）

6.4 时序逻辑电路有哪些的设计 （163）

6.4.3 移存型计数器的设计 （170）

6.4.4 一般同步时序逻辑电路有哪些的设计 （173）

6.5.4 顺序脉冲发生器的设计 （181）

6.5.5 序列信号发生器的设计 （182）

6.5.6 序列信号检测器的设计 （184）

思考题和习题 （185）

第7章 脉冲单元电路 （188）

7.1.1 脉冲单元电路的汾类、结构和波形参数 （188）

7.1.2 脉冲波形参数的分析方法 （189）

7.2.1 用555定时器构成施密特触发器 （191）

7.3.1 用555定时器构成单稳态触发器 （194）

7.4.2 用门电路构成多諧振荡器 （200）

7.4.4 用施密特电路构成多谐振荡器 （201）

思考题和习题 （202）

第8章 数模和模数转换 （204）

第10章 可编程逻辑器件

附录A 国产半导体集成电路型号命名法（GB3430-82）

FPGA/CPLD应用技术深圳职业技术学院温国忠、余菲、曾启明、赵杰、刘俐、王毅峰电子信息工程技术专业课程项目化实施课程电子信息工程技术专业教学资源库Electronicinformationteachingresource时序逻辑电路有哪些概念标准同步电路触发器和锁存器设计在设计中使用同步时序逻辑VerilogHDL实现时序逻辑建模ImplementationoftemporallogicmodelingbasedonVerilogHDL时序电路的基本概念数字电路按照结构特点不同分為两大类:组合逻辑电路和时序逻辑电路有哪些;组合电路是指由各种门电路组合而成的逻辑电路,输出只取决于当前输入信号的变化,与以前各時刻的输入或输出无关;组合电路没有记忆功能例如编/译码器、数据选择器等常用数字电路都属于组合电路;时序逻辑电路有哪些是具有记憶功能的逻辑电路,记忆元件一般采用触发器。因此,时序逻辑电路有哪些由组合电路和触发器组成标准同步电路DFFDFFDFFDFFclk组合逻辑组合逻辑组合逻辑組合逻辑clkclkclkclk所有的触发器都是同一个时钟,在FPGA设计中,这个时钟通常是全局时钟标准同步电路标准同步电路建模方法在FPGA设计中我们使用的电路是標准同步电路标准同步电路如何构成?(DFF+组合逻辑)组合逻辑如何建模?组合逻辑可以使用连续赋值assign语句和过程赋值always语句进行建模,组合逻辑变量类型可以定义为wire类型,也可以定义成reg类型DFF如何建模?DFF使用always过程赋值语句进行建模,且寄存器变量类型必须定义为reg类型always(敏感事件)begin逻辑描述end电平敏感用變量名表达边沿敏感posedge或negedgeposedge:上升沿触发negedge:下降沿触发使用非阻塞赋值<=变量定义reg类型123always结构敏感事件非阻塞赋值时序逻辑建模使用always过程赋值语句触发器和寄存器建模触发器建模触发器建模用always过程赋值语句如果reg变量在时钟沿的控制下被赋值,则生成触发器always@(posedgeclk)--时钟上升沿触发 q<=d;dqclkDFF在时序逻辑建模上盡可能使用非阻塞赋值“<=”,当always整个完成后,值才会更新触发器和寄存器建模锁存器建模锁存器建模用always过程赋值语句如果reg变量在电平的控制下被赋值,则生成锁存器always@(enordata)–电平触发begin if(en==1’b1) q<=data;enddataqenlatchIf(en==1’b1)q<=data;锁存器建模同样使用非阻塞赋值“<=”,而且这里没有与if语句对应的else语句,生成锁存器,否则生成组合逻辑触發器是时钟沿敏感的器件;always@(posedgeclk)—时钟敏感锁存器是电平敏感的器件;always@(enordata)—电平敏感在项目设计中,锁存器会带来诸多问题,如额外延时、DFT问题等,因此在FPGA設计中必须尽量避免锁存器的出现触发器和锁存器的区别触发器和寄存器建模触发器和寄存器建模避免使用锁存器锁存器没有确定的初始态,输出随着输入变化,这意味着毛刺可以通过锁存器。在FPGA设计内部,不要使用锁存器,引入时钟,可以实现锁存器的功能dataqenlatchdqclkenalways@(posedgeclk)--时钟上升沿触发begin