verilog编译代码编译报错 Can't synthesize current design -- Top partition does not contain any logic？

点击联系发帖人 时间：2019-11-20 14:50

verilog编译

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这句话的意思昰不可综合也就是说display这个系统函数是无法转换成真实的硬件元件或电路，所以报出来你的模块综合后没有任何的逻辑单元

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这种系统函数是无法生成对应的硬件的，只能在仿真时使用

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初学用modelsim吧这个比较好用

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verilog编译代码编译报错 Can&#39;t synthesize current design -- Top partition does not contain any logic？