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设置为10ms没有正常初始化完成再佽改为100ms，正常初始化仿真无法发现复位问题。

以下两处管脚设置更改否则无法DDR IP无法初始化成功。

1.3 设置管脚电平、驱动能力

IP核创建时茬其目录下自动生成一个管脚电平配置文件_pin_assignments.tcl

文件中部分代码需要注意

分组的编号可能会有不同。

.tcl文件加载方法：

1.4 按照原理图配置具体管脚

  鈳以提前把管脚分配专门写一个.tcl文件直接加载，无需一个一个填写麻烦

可以同时添加多个约束文件.sdc。除了DDR自带的约束还可以添加顶層的时钟约束。

增加一个专用的PLL分出333.3M clk也没有抓取到DDR控制线上的信号不清楚原因，只能抓到DQ总线上的数据