在今天举办的AMD尖端技术峰会上AMD公布了大量的CPU新品，包括全新的APU、服务器CPU、Vega专业卡和新的路线图当然作为最重要的一项，AMD在今天凌晨公布了发烧级处理器代号为“ThreadRipper”。     根据AMD官方的消息全新的“ThreadRipper”最多拥有最高16核心32线程的规格，采用的是全新的接口插槽达到了4096针。AMD将其称之为世界上最快的发烧级处悝器   具体的发布时间定为2017年夏季，估计AMD将会在台北电脑展上公布更多的消息应该这个型号的处理器就是之前传闻的Ryzen 9处理器。 随着AMD全新嘚布局意味着AMD和Intel在各个领域的CPU大战即将拉开帷幕。

 系统架构要求 为了执行高级系统功能系统设计经常要求升级应用处理器的性能水平，但同时还要维持类似8位微控制器系统的功耗把它想象成用发条玩具的电量提供一个智能手机的大脑。能配置处理器实现这些似乎有冲突的目标至关重要。本文说明通过选择和配置处理器降低系统功耗的技术和方法。 把 DSP 处理与 RISC 处理相结合 物联网设备的定义是根据它们嘚能力包括吸收或“感知”真实世界的信号，通过互联网或本地网络对关联数据和通信结果进行操作大多数通用 RISC 处理器可以成功地处悝信号，但是专用的 DSP 处理这些任务的功耗效率更好延迟更低。另一方面RISC 处理器很适合传递数据和设置通信通道。用分离的多个独立的處理器是一个选择但是它会增加系统的成本和板级空间，开发和调试还要用多种环境与工具如果一个芯片兼具两种功能，就可以降低複杂性和成本 语音触发、语音控制、语音回放和惯性传感器处理等主要功能在实时启动和低功耗环境中已经是必需品了，这就要求系统嘚DSP指令能够在满足低功耗目标下实现诸如滤波、快速傅立叶变换(FFT)和插值等任务 DesignWare? ARC? EMxD 系列处理器面对这些挑战，通过向 ARC 可配置处理器核心增加有 ARCv2DSP指令集架构(ISA)的 DSP 引擎在一个统一的架构里进行 RISC 和数字信号处理(图 1)。它们功耗低对语音控制用的语音检测功耗可以低于 1 微瓦。 ARC EM DSP 处理器高度可配置以便每个用例都可以量身定制，最好地平衡目标应用的 DSP 性能和 RISC 性能以及功耗效率和面积效率。例如ARC EM5D 和 EM7D 很适合需要约 50% DSP 处悝的应用，而 EM9D 和 EM11D 支持 XY 存储器用于 DSP 敏感的应用很理想。ARC 处理器扩展(APEX)技术还让设计工程师能创建用户定义指令支持集成定制的硬件加速器，提高特定应用的性能同时又降低耗电量和减少需要的存储器数量。 图 1：ARC EMxD 框图 包括支持多组存储器 在RISC + DSP处理器中用来实现典型的 DSP MAC 操作的代碼包括从存储器加载数据，然后按加载的操作数执行 MAC 操作如图 2 所示，先是通过加载指令获得两个数据值然后紧接着进行MAC操作本架构嘚最大吞吐量可以达到每个周期1/3 MAC。     图 2：RISC + DSP 架构中的 DSP MAC 操作 增加一个 XY 存储器系统可以支持需要更大吞吐量的 DSP 应用。一个基于 XY 存储器的系统一般包括多组存储器和带有指针和更新寄存器的自动化地址生成单元(AGU)AGU 置于指令流水线中，允许一条指令执行三个数据移动、一个 MAC 操作和三个哋址指针更新支持多址指针升级模式。这种方法使用一个基于 XY 存储器的系统架构可以实现每个周期一个 MAC 操作的有效吞吐量，显著提升性能(图 3)因为 XY 存储器系统不需要单独加载和递增指令，还能减少代码 图 3：有 XY 存储器的 RISC + DSP架构里的DSP MAC 操作 除了提高吞吐量和减少代码外，降低耗电量是常常被忽视的一大优势如图 4 所示，DSP 函数通过使用 XY 存储器(EM9D)可以大幅节省电量因为同样的函数需要的时钟周期数更少，尤其是为 RISC + DSP 架构量身定制时允许 RISC 和 DSP 同时访问。 图 4：随着 DSP 需要的增加有无 XY 存储器的耗电量比较 用紧密集成的存储器 物联网应用对性能和处理能力的偠求不断提高，推动了从紧密集成 8 位微处理器的嵌入式系统转向基于总线的 32 位处理器嵌入式系统的发展趋势这个趋势对系统的功耗和面積产生了负面影响，违背了物联网产品随着大规模应用变得更小更便宜的主要需求向 32 位嵌入式处理器系统紧密集成的扩展，移除较为低效的总线基础架构可以同时实现所有这些系统目标。处理器可以直接访问各个存储器和外部寄存器降低延迟和需要的时钟频率，从而會降低执行这些功能所需要的电量 降低情况的示例如图 5 所示，图中比较了基于总线的处理器子系统和紧密集成的系统处理传感器数据的鼡电情况处理器核心访问辅助寄存器用一个时钟周期，而在基于总线的系统里外部寄存器要用四个周期。 图 5：紧密集成的系统中处理傳感器数据的省电情况 DMA 降低处理器系统功耗的另一种方法是使用直接存储器访问(DMA)这种方法使周边设备不用涉及 CPU 就能移动数据。要确保系統面积优化DMA 必须面向处理器和应用进行高度优化。因为内部 DMA 移动数据进出 XY 存储器不会影响处理器通道所以把 DMA 和多级存储器结合起来，甚至会节省更多电量 Synopsys 的 ARC EM 系列处理器的 ?DMA 法完全以物联网应用为目标，只包含这种类型的嵌入式系统需要的特性?DMA 控制器通过让 EM内核休眠来降低电量操作，而 ?DMA 围绕芯片从周边设备向存储器移动数据或在存储器之间移动数据时，并且只在必要时才唤醒内核另外多种的休眠模式可以用来自定义最小的可运行功耗。 软件算法加速 如上所述物联网应用的要求不断扩张，其中一个重要的关键是安全性不过，安全算法会使系统更复杂而系统的功耗和面积预算已经非常紧张。通过减少时钟周期来加速安全算法可以降低功耗对系统需要的任哬常见或常用功能来说，确实如此;通过提高执行效率用得越多越省电。 ARC EM 处理器系列使用 APEX 技术使 SoC 设计工程师可以简化和自动化处理设计囷验证常见功能的扩展，像加密软件算法或客户专用代码从而使执行这些常用算法耗费的时间、存储器和电量更少。 图 6：使用APEX加速对传感器应用软件运行时的耗电量降低和周期数减少情况 结论 为物联网应用设计芯片时设计工程师为了满足性能要求的不断发展，经常要考慮牺牲耗电量设计工程师可以选择架构方法达到需要的性能而不牺牲能量效率。选择处理器架构时关键要看灵活性和可配置性，还要能扩展以适应不断变化的应用要求 ARC EM 系列处理器可以扩展，能提供不会过时的产品路线图能灵活找出最佳的性能功耗比。能用 APEX 技术定制處理器就能在物联网市场竞争中差异化你的产品。

 亚洲致力于发展高效率、低功耗、小面积、客户芯片出货量达20亿颗的嵌入式处理器核惢领先供货商晶心科技近日发表最新一代的AndeStar?处理器架构，并成为商用主流CPU IP公司中第一家纳入美国加州大学柏克利分校所开发的开源RISC-V 指囹集架构的公司这名为AndeStar? V5的晶心第五代指令集架构支持64位处理器以及广为业界关注的RISC-V指令集架构， 使开放、精简、模块化及可扩充的RISC-V架構正式进入主流SoC应用 AndeStar这个12来年不断演进的生态系统环境包括许多先进的架构设计，例如能以最少执行码达到最强运算效能的高度优化编譯程序以及CoDense?、 PowerBrake、StackSafe?通用便利功能，和自定义指令集(ACE)、数字讯号处理(DSP) 、高安全性(Security)扩展指令集等应用强化单元晶心既有的处理器核心IP系列产品加上64位的功能后，将能符合新一代SoC设计对大于4GB以上内存寻址能力的需求例如高容量储存设备、大型网络系统、深度学习及人工智能等应用。使用AndeStar? V5架构处理器来设计的SoC将能充分利用到晶心科技累积多年、领先业界的高效能/低耗电比的特性使得在高频运作时更具优勢。例如最新的V5 AndesCore? NX25核心在一般的组态下使用TSMC 28nm在最差制程偏移条件下仍能以17 ?W/MHz的低功耗运行到1 GHz以上，而且电路仅只需67K逻辑门 “Time-to-market是所有SoC设計案的重要共同课题，会延迟开发进度的原因之一是直觉的去撰写RTL电路来整合各个不同IP单元然后耗费不下于开发这些IP的时间在验证上，”晶心科技技术长兼资深研发副总经理苏泓萌博士表示“这新的AndeStar? V5架构对嵌入式64位SoC设计提供完整的解决方案，它将RISC-V技术融入晶心科技极為成功的AndeStar? V3 、Security扩展指令集在业界标准平台添加多项晶心专有功能的整合开发环境及软件工具链、整合完成的SoC周边平台IP、客户服务及技术支持等，所有这些资源都是设计团队在开发可量产的SoC时基于提高产品质量、缩短time-to-market、以及降低风险的重要关键晶心科技在开始规划AndeStar? V5架构時就考虑到要如何让客户一方面可以继续使用晶心累积多年建构起的完整方案，另一方面也能有效利用RISC-V快速成长中的生态系统资源让客戶的产品能充分拥有这版新指令集架构提供的优势。” AndeStar? V5 产品方案的独特优势 晶心科技是第一家纳入RISC-V的商用主流CPU IP公司AndeStar? V5架构不但将RISC-V兼容性完全纳入，同时也包含多项晶心独创的通用便利功能及应用强化单元而且更具备AndeSight? 整合开发环境提供的完整支持。客户能在与V3相同便利的环境之下开发64位软件同时，客制化指令集扩充Andes Custom Extension? (ACE)的强大功能例如为V5自动产生所有所需的开发工具以及辅助的控制RTL电路，以及自动驗证客制逻辑与所定义指令的行为是否一致等大为简化建立加速应用指令集的工作。再者使用AndeStar? V5核心的产品能支持许多已历经实体验證的晶心SoC周边IP和晶心系统控制平台，以及拥有使用业界标准电子设计自动化工具及函式库进行深度验证过的效益除此之外，AndeStar? V5也提供了高于4GB以上的寻址能力、64-位的 AXI接口、 通过业界与开源码测试程序压力验证的GCC 编译程序和GDB ?除错器等支持因此AndeStar? V5的完整解决方案能帮64位处理器IP客户达到最佳产品效益并缩短开发时程。 产品供应 AndeStar? V5已定义完成第一款基于V5的AndesCore? NX25将于今年第三季推出。届时将同时提供的相关产品包括AndeSight? IDE来为采用AndeStar? V5核心的SoC提供整合开发环境，以及已预先整合完成的系统控制处理器平台它包含最多可选择使用1023个中断讯号的中断控制器，还有晶心ADP-XC7 FPGA开发板与晶心科技专业的支持与服务。

 近日中国北京——ARM今天正式发布Mali-C71图像信号处理器(ISP)，应对汽车图像处理所面临的挑戰包括在极端条件下对图像进行快速的处理和分析，符合严苛的汽车安全标准的设计要求Mali-C71也是ARM Mali Camera系列的第一款产品。下面就随单片技校吧一起来了解一下相关内容吧 随着技术的演进，汽车已经成为一个充满活力的创新平台不仅正在改变驾驶者的体验，也使得真正的自動驾驶离我们越来越近先进驾驶辅助系统(ADAS)是这一技术演进的一个不可或缺的关键。一些最新的ADAS应用例如更先进的后视镜、驾驶员疲劳檢测以及行人保护系统，都对车内图像处理提出了更高的要求这些技术要求更多数量的车内摄像头;据Strategy Analytics的预计，在未来几年内绝大部分市售高端汽车将装有至多12个摄像头。 但是这一类复杂摄像技术必须能够在极端条件下对图像进行快速的处理和分析，并且符合严苛的汽車安全标准的设计要求将智能手机或者消费级视频摄像机中所使用的标准摄像技术整合到汽车内是不可行的。ARM Mali-C71正是为了应对这样的挑战應运而生在其设计过程中完全考虑到了ADAS片上系统 (SoC)的需求，包括根据极端的照明和气候条件作出调整 ARM发布Mali-C71图像信号处理器，推动下一代汽车图像处理 图像信号处理器(ISP)的作用正在改变 随着每辆汽车内摄像头数量的增加以及传感器融合技术变得越来越智能ISP的功能——对原始潒素进行处理，将其转换为高质量的图像以用于显示进行编码并由计算机视觉算法进行进一步处理——正在被集中到ADAS SoC之上。因此SoC需要能管理多个摄像头，满足对汽车可靠性和最高级别安全性的要求这就要求有一种既具备内置功能安全特性，又能处理传输并行信号的计算机视觉处理方案一直以来，在单一SoC上实现这一处理方式是难以达成的现在，这一切得以改变 Mali-C71: 汽车级清晰度和可靠性 汽车摄像头需偠提供最高级别的清晰度和可靠性。当摄像头输出被用于显示时图像质量是至为重要的。下图所示就是一个后视镜的例子Mali-C71能够提供高達24档(24 stops)的超宽动态范围(UWDR)——在某些情况下，所提供的细节甚至超出了人眼所能辨识的范围相比较而言，最好的单反相机只能达到大约15档的動态范围Mali-C71能够进行多重曝光处理，对采集的数据进行去噪与合成从而得到一幅超宽动态范围的图像，并将它发送到显示设备或计算机視觉引擎 图片说明：为了在光线充足的情况下探测站在阴影里的行人，摄像头必须具备足够的动态范围来对所获取的情景中的所有元素進行辨识 当摄像头被用作ADAS的输入时——例如，作为行人保护或者驾驶员疲劳检测系统的一部分——它需要满足最严苛的可靠性和功能性咹全标准Mali-C71的设计满足包括ISO26262、ASIL D、IEC 61508和SIL3在内的功能性安全标准，并将提供针对这些标准的安全包该图像信号处理器有超过300个专用故障探测电蕗，能够提供低延滞和先进的错误检测ARM提供用于控制图像信号处理器、传感器、自动白平衡以及自动曝光的所有参考软件，并计划开发唍整的、ASIL合规的汽车软件 下一代图像信号处理器不仅要生成能够用于显示的数据，还要对数据进行处理以用于计算机视觉引擎，且二鍺必须同步进行这些任务有着截然不同的需求，而Mali-C71以单个硬件IP成功实现使用一个流水线生成两种不同的图像处理结果。 汽车行业正在歭续加速实现完全自动驾驶的愿景Mali-C71将提供显示所需的高质量图像输出，帮助驾驶员迅速做出正确的选择;也将同步地为计算机视觉引擎提供可靠的数据帮助它在控制汽车的时候做出安全的决定。

Community” 3.5 错误处理 ARM处理器和其他架构的微控制器的一个区别是错误处理能力。当错誤被检测到时一个错误异常处理程序被触发去执行恰当的处理。触发错误的情况可能是： 未定义的指令(例如Flash存储器损坏) 访问非法地址涳间(例如，堆栈指针崩溃)或者MPU非法访问 非法操作(例如当处理器已经在优先级高于SVC的中断中试图触发SVC异常) 错误处理机制使嵌入式系统能够哽快的响应各种问题。否则如果系统死机了，看门狗定时需要非常长的时间重启系统 ARMv6-M架构中，所有的错误事件都会触发HardFault处理程序它嘚优先级是-1(优先级比所有的可编程异常都高，但是仅低于非屏蔽中断NMI) 所有的错误事件都被认为是不可恢复的，通常我们在HardFault处理程序中仅運行错误报告然后进一步触发自动复位 总线错误(总线返回错误的响应) 用法错误(未定义指令或者其他的非法操作) SecureFault(只用ARMv8-M Mainline产品支持，处理TrustZone安全擴展中的安全非法操作) 这些异常的优先级可以编程改变可以单独的打开和关掉。如果需要它们也可以利用FAULTMASK寄存器把它们的优先级提高箌和HardFault相同的级别。ARMv7-M 和 ARMv8-M Mainline产品还有几个错误状态寄存器可以提供关于触发错误异常事件的线索和错误地址的寄存器用来确定触发这个错误异瑺的访问地址，使调试更加容易 ARMv7-M 和 ARMv8-M Mainline产品子规范中额外的错误处理程序提供了灵活的错误处理能力，错误状态寄存器让错误事件的定位和調试更加容易很多商业开发套件中的调试器已经内嵌了使用错误状态寄存器来诊断错误事件的功能。此外错误处理程序可以在运行时莋一些修复工作。 表 6: 错误处理特性比较总结 4 系统特性 4.1 低功耗 低功耗是Cortex-M处理器的一个关键优点低功耗是其架构的组成部分： WFI和WFE指令 架构级嘚休眠模式定义 此外，Cortex-M支持许多其他的低功耗特性： 休眠和深度休眠模式：架构级支持的特性通过设备特定的功耗管理寄存器可以进一步扩展。 Sleep-on-exit模式：中断驱动的应用的低功耗技术开启设置后，当异常处理程序结束并且没有其他等待处理的异常中断时处理器自动进入箌休眠模式。这样避免了额外的线程模式中指令的执行从而省电并且减少了不必要的堆栈读写操作。 唤醒中断控制器(WIC):一个可选的特性茬特定的低功耗状态，由一个独立于处理器的小模块侦测中断情况例如，在状态保留功耗管理(SRPG)设计中当处理器被关电的设计。 时钟关閉和架构级时钟关闭：通过关闭处理器的寄存器或者子模块的时钟输入来省电 所有这些特性都被Cortex-M0, Cortex-M0+, Cortex-M3, Cortex-M4, Cortex-M7, 和Cortex-M4处理器支持一个叫做位段的可选功能尣许有两段通过位段别名地址实现可以位寻址的1MB的地址空间(一段在从地址0x起始的SRAM空间。另一段是从地址0x起始的外围设备空间)Cortex-M0, M0+ 和 Cortex-M1不支持位段(bit-band)功能，但是可以利用ARM 这是由于位段别名需要的两个不同的地址可能会在不同的安全域中对于这些系统，外围设备数据的位操作反而可鉯在外围设备层面处理(例如通过添加位设置和清除寄存器)。 4.3 存储器保护单元(MPU) 除了Cortex-M0, 其他的Cortex-M处理器都有可选的MPU来实现存储空间访问权限和存儲空间属性或者存储区间的定义运行实时操作系统的嵌入式系统， 操作系统会每个任务定义存储空间访问权限和内存空间配置来保证每個任务都不会破坏其他的任务或者操作系统内核的地址空间Cortex-M0+, Cortex-M3 和 Cortex-M33也支持MPU选项，如果实现了TrustZone安全扩展(一个用于安全软件程序另一个用于非咹全软件程序)可以有最多两个MPU。 4.4 单周期I/O接口 单周期I/O接口是Cortex-M0+处理器独特的功能这使Cortex-M0+可以很快的运行I/O控制任务。Cortex-M大多数的处理器的总线接口昰基于AHB Lite或者AHB 5协议的这些接口都是流水实现总线协议，运行在高时钟频率但是，这意味着每个传输需要两个时钟周期单时钟周期I/O接口添加了额外的简单的非流水线总线接口，连接到像GPIO(通用输入输出)这样的一部分设备特定的外设上结合单周期I/O和Cortex-M0+天然比较低的跳转代价(只囿两级流水线)，许多I/O控制操作都会比大多数其他微控制器架构的产品运行的更快 5 性能考虑 关于Dhrystone需要注意的是用来测试的Dhrystone是由官方源程序茬没有启用inline and 和multi-file compilation编译选项的情况编译出来的(官方分数)。但是很多微控制器厂商引用的是完全优化编译的Dhrystone测试出来的数据。 但是benchmark工具的性能测试数据可能无法准确反应你的应用能达到的性能。例如单周期I/O接口和DSP应用中使用SIMD，或者Cortex-M4/M7中使用FPU的加速效果并没有在这些测试数据中體现出来 通常，Cortex-M3 和 Cortex-M4由于以下原因提供了更高的数据处理性能： 更丰富的指令集 哈佛总线架构 写缓存(单周期写操作) 跳转目标的预测取指 Cortex-M33也昰基于哈佛总线的架构有丰富的指令集。但是不像Cortex-M3 和 Cortex-M4Cortex-M33处理器流水线是重新设计的高效流水线，支持有限的指令双发射(可以在一个时钟周期中执行最多两条指令) Cortex-M7支持更高的性能，这是因为M7拥有双发射六级流水线并支持分支预测而且，通过支持指令和数据Cache和即便使用慢速内存(例如，嵌入式Flash)也能避免性能损失的紧耦合内存来实现更高的系统级性能。 但是某些I/O操作密集的任务在Cortex-M0+上运行更快，这是因为： 更短的流水线(跳转只需要两个周期) 单周期I/O端口 当然也有设备相关的因素例如，系统级设计内存的速度也会影响到系统的性能。 你自巳的应用程序经常是你需要的最好的benchmarkCoreMark分数是另外一个处理器两倍的处理器并不意味着执行你的应用也快一倍。对I/O密集操作的应用来说設备相关的系统级架构对性能有巨大的影响。 5.2 中断延迟 性能相关的另外一个指标是中断延迟这通常用从中断请求到中断服务程序第一条指令执行的时钟周期数来衡量。表8列出了Cortex-M处理器在零等待内存系统条件下的中断延迟比较 表 8: 零等待内存系统条件下的中断延迟比较 事实仩，真正的中断延迟受到内存系统等待状态的影响例如，许多运行频率超过100Mhz的微控制器搭配的是非常慢的Flash存储器(例如30到50MHz)虽然使用了Flash访問加速硬件来提高性能，中断延迟仍然受到Flash存储系统等待状态的影响所以完全有可能运行在零等待内存系统Cortex-M0/M0+系统比Cortex-M3/M4/M7有更短的中断延迟。 當评估性能的时候不要忘记把中断处理程序的执行时间考虑在内。某些8位或者16位处理器架构可能中断延迟很短但是会花费数倍的时钟周期完成中断处理。非常短的中断响应时间和很短的中断处理时间才是实际有效的 6 调试和跟踪特性 6.1 调试和跟踪特性简介 不同Cortex-M处理器之间囿若干区别。总结在表9中 表9: 调试和跟踪特性比较 Cortex-M处理器的调试架构是基于ARM CoreSight调试架构设计的，它是个非常容易扩展的架构支持多处理器系统。 表9列出的是典型设计需要考虑的在CoreSight架构下，调试接口和跟踪接口模块是和处理器分离的因此你采用的设备的调试和跟踪连接和表9的可能不一样。也可能通过添加一些额外的CoreSight调试组件来增加一些调试特性 6.2 Debug connections调试接口 调试接口可以让调试者实现 - 访问控制调试和跟踪特性的寄存器。 - 访问内存空间对Cortex-M系列处理器，及时当处理器运行时也可以执行内存空间访问这被称作实时内存访问。 - 访问处理器核心寄存器这只能当处理器停止的时候才可以操作。 - 访问Cortex-M0处理器中微跟踪缓存(MTB)生成的跟踪历史记录 另外，调试接口也会用作： - Flash 编程 including peripherals 串行线调試协议接口可以处理JTAG支持的所有特性支持奇偶校验。串行调试协议被ARM工具厂商广泛的采用许多调试适配器两种协议都支持，串行线型號共享调试接口上TCK和TMS针脚 6.3 跟踪接口 跟踪接口让调试者可以在程序执行时实时的(很小的延时)收集程序运行的信息。收集的信息可以是Cortex-M3/M4/M7/M33支持嘚嵌入式跟踪单元(ETM)生成的程序指令流信息(指令跟踪)可以是数据跟踪单元(DWT)生成的数据/事件/性能分析信息，或者是软件控制数据跟踪单元(ITM)生荿的信息 有两种类型的跟踪接口可用： - 跟踪端口(Trace port)– 多个数据线加上时钟信号线。比SWV有更高的跟踪带宽可以支持SWV的所有跟踪类型加上指囹跟踪。Cortex-M3/M4/M7或者 Cortex-M33的设备上跟踪端口通常有4个数据线和一个时钟线。(图11) - 串行监视器(SWV)– 单引脚线跟踪接口可以选择性的支持数据跟踪，事件哏踪性能分析和测量跟踪。(图 12) 图 11: Trace port 支持指令跟踪和其他跟踪功能必要的带宽 跟踪接口提供了在处理器运行的时候获取大量有用信息的能力例如嵌入式跟踪单元(ETM)可以获取指令运行历史记录，数据跟踪单元(ITM)让软件产生消息(例如通过printf)并利用Trace接口获取。另外Cortex-M3/M4/M7/M33支持数据跟踪单元(DWT)模块。 - 可选的数据跟踪：内存地址的信息(例如地址，数据和时间戳的组合)可以在处理器访问这个地址的时候采集 - 性能分析跟踪：CPU在不同操作任务使用的时钟周期数(例如内存访问，休眠) - 事件跟踪：提供服务器响应的中断/异常的运行时间和历史 图 12: Serial wire viewer 提供了低成本少引脚的跟蹤方案 这些跟踪特性被各种工具厂商广泛采用，采集的信息也被以各种方式直观的展现出来例如DWT获取的数据可以在Keil ?Vision调试器中以波形的方式展现出来(Keil微控制器开发工具的一部分)如图 13所示。 Figure 13: Keil ?Vision 调试器的逻辑分析器 虽然Cortex-M0 和 的MTB提供了低成本指令跟踪方案 7 基于Cortex-M处理器的产品开发 7.1 为什么Cortex-M系列处理器容易使用 虽然Cortex-M系列处理器有非常多的特性但是很容易使用的。例如差不多所有的开发都可以用像C语言这样的高级编程語言。虽然基于Cortex-M系列处理器产品都大不相同(例如，有不同大小的内存不同的外设，性能和封装等等)架构的一致性让开发者一旦对他們其中的一块有开发经验，就很容易开始使用新的Cortex-M处理器 (CMSIS 4, CMSIS 5)下载到，并被许多工具厂商支持 7.2 处理器选择 对大多数微控制器用户来说，微控制器设备的选择标准主要取决于成本和外设的支持情况但是，你们中间的很多人可能是为下个芯片产品选择处理器核心芯片设计者這种情况下，处理器 本身会是考虑的焦点 明显的，在这样的情况下性能，芯片面积功耗和成本会是至关重要的因素。同时还有各種其他的因素需要考虑。例如如果你在开发一款互联网连接产品，你也许需要选择有TrustZone安全扩展和MPU的处理器这样你可以用TrustZone保护关键的安铨特性数据，运行某些任务在非特权级别并用MPU来保护内存空间另一方面，如果你需要在某些方面认证你的产品Cortex-M23, Cortex-M33, Cortex-M3, Cortex-M4 和 Cortex-M7支持的ETM生成的指令跟蹤会对代码覆盖率认证非常有帮助。 在其他的芯片设计领域如果你正在设计可以运行在能量采集设备供电的小传感器，那么Cortex-M23 和 Cortex-M0+会是最好嘚选择因为他们非常小并且做了最先进的功耗优化。 7.3 生态系统 使用ARM Cortex-M系列处理器的关键优势之一是广泛的成熟设备开发工具链和软件库嘚支持。目前有 - 超过15家微控制器厂商正在销售基于ARM Cortex-M系列内核的微控制器产品 - 超过10种开发套件支持ARM Cortex-M系列处理器 - 40多家操作系统厂商的操作系统支持Cortex-M系列处理器 这给了你大量选择让你可以获得适合目标应用的最好的设备，开发工具和中间件组合 8 总结 性能，特性和芯片面积功耗之间总是需要平衡。为此ARM开发了各种Cortex-M处理器，拥有不同级别的指令集特性性能，系统和调试特性本文介绍了Cortex-M处理器家族各种异同。 虽然存在这差别但架构的一致性和CMSIS-CORE标准化的APIs都让Cortex-M系列处理器软件有更好的移植性和可重用性。同时Cortex-M系列处理器非常方便使用。因此Cortex-M系列处理器很快成为微控制器市场的最受欢迎的32位处理器架构。

 目前三星在全球高端智能手机市场当中的地位已经稳固，最新发布的S8系列旗舰更是有了Exynos 8895处理器的护航而为了更好的征战竞争惨烈的中端手机市场，三星最新低调发布了Exynos 7880处理器根据官网提供的信息可以看絀，Exynos 7880采用八核A53架构和14nm工艺主频1.9GHz，内建Mail-T830 MP3图形核心     同时，Exynos 7880对于新技术的支持更加完善可以适配eMMC 5.1、UFS 2.0两种存储芯片和DDR4内存，支持2170万像素摄像頭兼容GPS、格洛纳斯和北斗定位系统。     三星官方强调Exynos 7880由于采用了14nm工艺，因此功耗较上一代产品降低了36%之多能够为设备提供更长的续航保证。 从Exynos 7880的整体规格来判断起应该是一款定位中端的处理器产品，主要竞争对手包括高通骁龙625和联发科Helio P20 目前，已经有消息曝光称三星會在全新的A系列当中首发使用Exynos 7880     疑似搭载Exynos 7880处理器的三星新一代A5 GeekBench最新跑分

 AMD Ryzen锐龙处理器的发布，不但让AMD在憋屈十年之后重回高端市场也给竞爭对手Intel带来了难得的压力，大家都期盼着能尽快打一场价格战 不过令人失望的是，Intel方面似乎异常淡定完全不为所动，产品发布、规划仍在按自己的节奏走(今年底到明年初会有继续14nm工艺的八代酷睿)价格也基本没有松动，只是极少数第三方电商自己调整了调整     如今在京東，官方自营的Core i7-7700K终于开始调价了从原来的2799元降至2649元，京东PLUS会员还可以再享受20元优惠 5%的降幅并不大，希望这只是个开始 Core i7-7700K目前的主要竞爭对手是Ryzen 7 1700，后者凭借八核心十二线程在多线程应用中明显领先，只是主频偏低单线程性能略弱一些，而价格只要2499元比降价后的Core i7-7700K仍然便宜大约6%。

 μC/OS-II操作系统是一种抢占式多任务、单内存空间、微小内核的嵌入式操作系统具有高效紧凑的特点。它执行效率高占用空间尛，可移植性强实时性能良好且可扩展性强。采用μC/OS-II实时操作系统可以有效地对任务进行调度;对各任务赋予不同的优先级可以保证任務及时响应;采用实时操作系统，降低了程序的复杂度方便程序的开发和维护。 μC/OS-11非常适合应用在一些小型的嵌入式产品应用场合在家鼡电器、机器人、工业控制、航空航天、军事科技等领域有着广泛的应用。 单片机、ARM、FPGA与μC/OS-II操作系统相结合实现一些具体功能，是目前嵌入式应用中比较常见的在这些应用中，基础性的工作就是操作系统的移植本文选取使用较多的51单片机、LPC2210、NiosII三种处理器进行介绍。 1 μC/OS-II操作系统移植条件 μC/OS-II操作系统的大部分源代码都是用C语言书写的但仍需使用汇编语言来完成一些和处理器相关的操作，例如读写处理器、寄存器时只能使用汇编语言来实现因此，将μC/OS-II操作系统移植到目标处理器上需要从硬件和软件两方面来考虑。 硬件方面目标处理器需满足以下条件： ①处理器的C编译器能产生可重入代码; ②用C语言可以开/关中断; ③处理器支持中断，并且能够产生定时中断(通常在10～1 000 Hz之间); ④处理器能够支持容纳一定量数据的硬件堆栈; ⑤处理器有将堆栈指针和其他寄存器读出和存储到堆栈或内存中的指令 软件方面，主要关紸的是一些与处理器相关的代码移植其分布在OS_CPU.H、OS_CPU_C.C和OS_CPU_A.ASM这3个不同的文件中。 2 目标处理器硬件支持 51单片机、LPC2210、NiosII三种处理器在硬件方面均能满足μC/OS-II操作系统的移植要求 51单片机：选择Keil公司的集成开发环境作为开发工具，因为该集成开发环境的C51编译器能产生可重入型代码且用C语言僦可以开/关中断。同时具有一定数量的堆栈和操作相关寄存器的指令 LPC2210：采用ARM7微控制器可以满足上述②、④、⑤，而ADS1.2的C编译器可以满足①、③的要求 NiosII处理器：Nios处理器可以配置成最多支持64个中断，包括外部硬件中断、内部中断以及TRAP(调试中断)Nios II处理器可以配置使用32位内部定时器，通过用软件控制写入几个控制寄存器的内容来获得定时工作与一般的定时器工作原理相同，可以产生定时中断 Nios处理器可以外接存儲器。以使用的DE2开发板为例外接512 KB SRAM资源，可提供足够的数据硬件堆栈NioslI 8.0 IDE采用GNU编译器，支持C/C++的编译、链接产生重入代码允许在C语言中嵌入彙编语言。 3 软件移植过程 3.1 OS_CPU.H的实现 OS_CPU.H文件包括了用#define语言定义的与处理器相关的常数、宏以及数据类型 堆栈的增长方向通过设置OS_STK_GROWTH为0或者1来确定。51单片机中只能设置为0表示堆栈是从下往上增长的。LPC2210中则可以设置成0或者1NiosII中则只能设置成1，表示堆栈是从上往下增长的 3.2 OS_CPU_C.C的实现 OS_CPU_C.C中，主要应改写堆栈初始化函数OS-TaskStkIint()必须根据移植时统一定义的任务堆栈结构进行初始化，其他9个钩子函数只需说明即可也可根据移植时用户洎己的需要，编写相应的操作代码 以LPC2210为例，堆栈空间从高到低依次存放着PCLR，R12R11，…R1，R0CPSR，OsEnterSum每个任务都有独立的 OsEnterSum，在任务切换时保存和恢复各自的OsEnterSum值各个任务开/关中断的状态可以不同，这样实现了开/关中断的嵌套     关于51单片机和NiosII处理器的这部分移植，请参看参考文獻 3.3 OS-CPU-A.S的实现 OSStartHighRdy()的任务是进行任务调度和切换;OSCtxSw()的任务是强制CPU进行寄存器和程序计数器的切换;OSIntCtxSw()的任务是在中断返回时进行任务切换;OSTickISR()是时钟节拍中斷服务程序，用来实现时间的延迟和超时功能 以OSStartHighRdy()任务调度和切换函数为例，介绍3种处理器移植代码 (1)51单片机 51单片机、LPC2210，NiosII三种处理器在目湔的嵌入式应用方面有着广阔的市场前景将μC/OSs-II操作系统移植到这三种以及其他处理器上，能够更好地保证系统运行时的稳定性和实时性而且该操作系统代码少，易于掌握和移植 本文所介绍的μC/OS-II操作系统在3种处理器上的移植是笔者在实际学习过程中，进行的梳理和小结对初学者有一定的参考价值。

 三星能做到智能手机行业老大的一个重要原因就是他们拥有业界最齐全的手机元件供应从处理器内存、閃存再到屏幕、电池、摄像头无一不包。别的不说就光是Exynos处理器，从Exynos 7420开始性能就足以跟高通骁龙旗舰一较高下了魅族在跟高通和解之湔就很依赖三星Exynos处理器做高端手机，去年底魅族推的Pro 6 Plus用的就是Exynos 8890处理器只不过这个手机时常缺货。三星对外供应Exynos处理器之路并不顺畅这倳还得怨高通太霸道了。     三星Exynos处理器论配置、性能其实已经不输高通骁龙800系列旗舰了，以前在CDMA基带上还有所欠缺不过在最新的Exynos 8895处理器仩，三星也实在全网通了LTE基带速率甚至比骁龙835还快。但是三星有了这么好的Exynos处理器却不外卖除了魅族偶尔能得到一些供应之外，其他廠商就没有使用三星处理器的(除了很早之前给苹果iPhone用过) 三星为何限制自家处理器外卖，难道就不想做大生意吗?之前外界认为这是因为三煋自己设限担心技术外流，不过据韩国经济日报报道称三星Exynos处理器不能大规模外卖的根源是高通，高通利用标准必要专利的权利限制彡星外销Exynos处理器期限长达25年之久。 换句话说三星不能对外提供Exynos处理器主要还是受到了高通限制，高通在2/3/4G网络专利上非常强势苹果都鈈得不低头，其他厂商更是敢怒不敢言国内前十大智能手机厂商在去年底之前全部跟高通签署了专利授权协议，包括之前誓不低头的魅族最终也被高通收服了。

今年电子产品涨价是主旋律手机厂商已经普遍行动，面对面板、DRAM内存、固态硬盘、锂电池等零部件成本的上漲PC厂商也坐不住。 据报道称PC厂商计划在今年第三季度发售配备升级版Kaby Lake处理器的新机型时，上调PC零售价 之前联想就曾公开表示，PC零部件短缺的局面没有得到改善他们将上调PC售价以反映部分成本的上涨。随后华硕也给出了自己的意见为了将零部件价格的影响降到最低，他们也计划提升新产品的价格 毫无疑问，零部件短缺预计还会对小型PC厂商构成更大压力因为供应商会优先供应零部件订单量更大的夶型厂商。 此外产业链也提到，英特尔计划在今年第三季度发售升级版Kaby Lake处理器而他们也将提升相关售价，这直接加速了这波涨价的风潮 PC党是不是都崩溃了。

三星能做到智能手机行业老大的一个重要原因就是他们拥有业界最齐全的手机元件供应从处理器内存、闪存再箌屏幕、电池、摄像头无一不包。别的不说就光是Exynos处理器，从Exynos 7420开始性能就足以跟高通骁龙旗舰一较高下了魅族在跟高通和解之前就很依赖三星Exynos处理器做高端手机，去年底魅族推的Pro 6 Plus用的就是Exynos 8890处理器只不过这个手机时常缺货。三星对外供应Exynos处理器之路并不顺畅这事还得怨高通太霸道了。 三星Exynos处理器论配置、性能其实已经不输高通骁龙800系列旗舰了，以前在CDMA基带上还有所欠缺不过在最新的Exynos 8895处理器上，三煋也实在全网通了LTE基带速率甚至比骁龙835还快。但是三星有了这么好的Exynos处理器却不外卖除了魅族偶尔能得到一些供应之外，其他厂商就沒有使用三星处理器的(除了很早之前给苹果iPhone用过) 三星为何限制自家处理器外卖，难道就不想做大生意吗?之前外界认为这是因为三星自己設限担心技术外流，不过据韩国经济日报报道称三星Exynos处理器不能大规模外卖的根源是高通，高通利用标准必要专利的权利限制三星外銷Exynos处理器期限长达25年之久。 换句话说三星不能对外提供Exynos处理器主要还是受到了高通限制，高通在2/3/4G网络专利上非常强势苹果都不得不低头，其他厂商更是敢怒不敢言国内前十大智能手机厂商在去年底之前全部跟高通签署了专利授权协议，包括之前誓不低头的魅族最終也被高通收服了。