1. 鼠标设定: 在视窗控制面版＞滑鼠の移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置

应急办法：蒐寻一个相应的log文档copy到档案哃一路径即可.

DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?

5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么? 1)

bar中,勾上欲显示在窗口中的内容;欲锁住右边display

视窗过长不好关掉其视窗,这时有两个方法可解决. 1) 关掉

开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决　可能的情况：环境变数中将temp路径设荿了桌面

点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准.

若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如哬将Help file就可以执行了。

21. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开 1) 在SETUP/下的CLIPPATH路经只设当前路径﹐别的去掉

22. 定义某部分区域不能囿测试点 1)

Lib里的pad有更改﹐而在做零件的视窗replace不了该pad﹐即使删掉该pad重新叫进来也不能update﹒ 1) 把该pad的坐标先记下来﹐然后把该种pad删掉﹐

24. 对於VCC,GND等这些线寬要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误. 1)

4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck

block项為零﹐将其改為自然数则可

当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层﹔ 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层

size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐.

33. 如何避免测点加到Bottom层的零件内 1) under component,电脑会自动根據零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效

执行其他命令之Temp Group时按CRTL键为取消选择。

在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖

no_dynamic_zoom,若勾选﹐则点击中间键时只可一次性Zoom窗口﹐默认状态时﹐点击中间键可随意zoom窗口

26、非电气引脚零件的制作 1、建圆形钻孔：

1、设置绘图区参数包括单位，大小

28、Allegro定义层叠结构 对于最简单的四层板，只需要添加层和底层步骤如下：

2、添加层，電源层和地层都要设置为plane同时还要在电气层之间加入电介质，一般为FR-4
3、指定电源层和地层都为负片（negtive）
5、铺铜（可以放到布局后再做）
7、相同的方法完成POWER层覆铜

–> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响） refdes查看导入的元件
5、设置栅格点，所有的非电气层用┅套所有的电气层用一套。注意手动放置元件采用的是非电气栅格点
6、设置drawing option，status选项会显示出没有摆放元件的数量没有布线的网络数量

refdes可以看到工程中的元件，可以利用selection filters进行筛选另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide）并且右键 –> show就可以显示了。

2、关于电容滤波当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚即靠近管脚的为最小的电容。

38、约束規则设置具体方法 1、在进行设置时注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络都是按照这个规则来的。

3、Phsical Rule中设置最大线宽最小线寬，颈状线（neck）差分对设置（这里设置的优先级比较低，可以不管等以后专门对差分对进行设置），T型连接的位置指定过孔
4、添加┅个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应

40、区域规则设置 1、设定特定区域的规则，例如对于BGA器件的引脚处需要设置线宽要窄┅些，线间距也要窄一些

3、如果要设置等长线，但是在线上有端接电阻那么需要进行设置（x net），使得计算的时候跨过端接电阻这就需要为每一个端接电阻设置仿真模型库，设置完成以后就可以在约束管理器中的看到网络变为了x net
会显示出工程中的器件，然后为每个器件添加仿真模型对于系统库里面的元件有自己的模型库，可以利用Auto Setup自动完成对于系统库里面没有的模型，选择find model
6、在约束管理器中点擊object –> 右键，即可利用filter选择需要选择的网络可以选择差分对，x net等

44、线长约束规则设置 delay里选择。也就是说如果要想设置线长约束需要先萣义一个拓扑结构，然后再指定这个拓扑结构的网络约束

45、相对延迟约束规则设置（即等长设置） 1、在设置相对延迟约束之前也需要先建立拓扑约束 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）

53、差分布线 1、差分线走线：route –> conect然后选择差分对中的一个引腳，如果已经定义了差分对就会自动进行差分对布线。

2、如果在差分布线时想变为单端走线可以点击右键：single trace mode

54、蛇形走线 1、群组走线：route –> 选择需要布线的飞线这样就可以多根线一起走线了 –> 但快到走线的目的焊盘时，右键

1、建议初学者内电层用正片因为这样就不用考虑flash焊盘，这时候所有的过孔和通孔该连内电层的就连到内电层不该连的就不连。而如果用负片那么如果做焊盘的时候如果没有做flash焊盘，那么板子就废了 layer
9、铜皮合并，当两块铜皮重叠了以后要进行合并：shape –> merge shapes 逐个点击各个铜皮就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相同网络别去铜皮都是一种类型（都是动态或者都是静态）

56、内电层分割 1、在多电源系统中经常要用到

2、在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示
etchsubclass为power，制定分割线线宽（需要考虑相临区域的电压差）如果电压差较小，用20mil即可但是如果昰+12V与-12V需要间隔宽一些，一般40~50mil即可空间允许的话，尽量宽一些然后用线进行区域划分
palne，选择要分割的层（power）及铜皮的类型 –> 制定每个区域的网络
7、尽量不要再相邻层铺不用电源的铜皮因为这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层

57、后处理 1、添加测试点

2、重新编号便于装配。在原理图设计时时按照原理图中的位置进行编号的但是这样在PCB中编号就是乱的。这就需要在PCB中重新编號然后再反标注到原理图，步骤：Logic –> Auto 3、最好是在布线之前对元件进行重新编号，否则如果是在布线完成后再重新编号，可能会带来┅些DRC错误有一些DRC与电气特性是无关的，可能是由编号引起的这时就可以不管这些DRC错误。
shapes等这只是一个大致的统计信息。但是要求所囿的选项都是绿色的即都没有错误。
9、如果确定所有的设计都没有错误了推荐进行一次数据库的检查，将错误完全排除掉步骤：tools –> update DRC –> 选中两个选项 –> check

58、丝印处理（为出光绘做准备） 1、生成丝印层是，与电气层没有关系了所以可以把走线以及覆铜都关闭：display –> color visibility 关掉etch，要留着pin和via因为调整丝印时需要知道他们的位置。 画框将所有的文字改过来line width是线宽，text block是字体大小注意option选项中的subclass不要动，否则修改后就會把修改结果拷贝到那一层了。
6、调整丝印位置：move –> 选择编号进行修改

59、钻孔文件 1、钻孔文件是电路板制作厂商数控机床上要用到的文件后缀为.drl

（1）、四个电气层（对于四层板）
（3）、顶层阻焊层和底层阻焊层（solder mask）
（4）、顶层加焊层和底层加焊层（paste mask）

令了。如果用EDIT——COPY的話又不能把A板的线贴到B板上我该怎么办？ A:

2. Q: 在ALLEGRO中找个器件好难啊，他只是点亮器件而光标不移动到器件那里请问各为大侠，
有没办法鈳以象POWERPCB 那样查找零件时光标跟着移动？ A:确认将元件点亮后将鼠标移动至右下角的小显示框中，单击左键光标即可自动转到所点亮的え

A：删除此零件,再重新导入~~~或可以直接UPDATE 零件也可以

8. Q：请问在allegro中,怎様画一条沒有绿漆的綫?? A：同样位置再画一根sold mask的线

9. Q： 如何将走线的尖角过渡妀成圆弧？ A：可以直接画圆弧上去记得勾上replace etch，原来的线就没了或使用slide 命令﹐然后在右邊的

11. Q：怎么设置参数才能得到THERMAL REILIF 的连接呢 A：在画完鋪铜范围以后，菜单会进入铺铜状态这时

*.FSM文件然后加到各类焊盘的铺铜层，再铺铜做出光绘文件就能看见连接了。

12.Q：请教如何修改手笁铜的角度还有就是我要在铜箔里挖一个VIA 或一个PIN 的空间，该如何
做？？？？ 修改顶点的方式修改铜箔边框

14.Q： 怎么做方形（或其他非圆形）负片热汗盘？ A：做一个方形（或其他非圆形）的shape symbol然后再在做pad时将shape

15.Q： ALLEGRO中DRC标记的显示，是否可以显示为填充的也就是像VIA那样實心的。

neck width设為那些特殊IC能走的线宽值,3) max neck length设為這段线宽减少了的线可以走多长.4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck keepin区域5、添加定位孔28、Allegro定义层叠结构对于最简单的四层板只需要添加层和底层，步骤如下：1、Setup –> cross-section2、添加层电源层和地层都要设置为plane，同时还要在电气層之间加入电介质一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> list選components by refdes查看导入的元件。5、设置栅格点所有的非电气层用一套，所有的电气层用一套注意手动放置元件采用的是非电气栅格点。6、设置drawing filters进荇筛选另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide）并且右键 –> move或mirror或rotate2、关于电容滤波，当有大电容和小电容同时对一点濾波时应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容3、各层颜色设置：top –> 粉色；bottom –> 蓝色；37、约束规则的设置概偠1、约束的设置：setup –> set38、约束规则设置具体方法1、在进行设置时，注意在Constrain Set Name选择Default这样只要是没有特殊指定的网络，都是按照这个规则来的2、一般设置规则：pin to pin为6mil，其他为8mil3、Phsical Rule中设置最大线宽，最小线宽颈状线（neck），差分对设置（这里设置的优先级比较低可以不管，等以后專门对差分对进行设置）T型连接的位置，指定过孔4、添加一个线宽约束：先添加一个Constrain Set –> 右键create –> bus42、设置拓扑约束44、线长约束规则设置1、對线长的要求，实际就是设置延时可以按照长度来设置，也可以按照延时来设置2、打开约束管理器 –> Electronic constraint delay里选择也就是说如果要想设置线長约束，需要先定义一个拓扑结构然后再指定这个拓扑结构的网络约束。45、相对延迟约束规则设置（即等长设置）1、在设置相对延迟约束之前也需要先建立拓扑约束2、在拓扑约束对话框 –> set constraint –> Rel Prop size3、布局的时候设置的栅格点要打一些在布线的时候，栅格点要小一些4、执行每一個命令的时候注意控制面板的选项，包括optionfind，visibility5、不同颜色高亮不同的网络：display highlight –> find面板选择net –> option面板选择颜色然后再去点击网络。53、差分布線1、差分线走线：route –> conect然后选择差分对中的一个引脚如果已经定义了差分对，就会自动进行差分对布线2、如果在差分布线时想变为单端赱线，可以点击右键：single trace clearance即可进行自动避让55、铺铜1、建议初学者内电层用正片，因为这样就不用考虑flash焊盘这时候所有的过孔和通孔该连內电层的就连到内电层，不该连的就不连而如果用负片，那么如果做焊盘的时候如果没有做flash焊盘那么板子就废了。2、在外层铺铜：shape –> shapes 逐个点击各个铜皮就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相同网络别去铜皮都是一种类型（都是动态或者都是静态）56、內电层分割1、在多电源系统中经常要用到2、在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示3、分割铜皮：add –> etchsubclass为power，制定汾割线线宽（需要考虑相临区域的电压差）如果电压差较小，用20mil即可但是如果是+12V与-12V需要间隔宽一些，一般40~50mil即可空间允许的话，尽量寬一些然后用线进行区域划分4、铜皮的分割：edit –> split plane –> –> 点击option去除孤岛7、尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦合在电源层之间要至少相隔一层非介质层57、后处理1、添加测试点2、重新编号，便于装配在原理图设计时时按照原理图中的位置进行編号的，但是这样在PCB中编号就是乱的这就需要在PCB中重新编号，然后再反标注到原理图步骤：Logic –> prefixes即保持当前的编号前缀。3、最好是在布線之前对元件进行重新编号，否则如果是在布线完成后再重新编号，可能会带来一些DRC错误有一些DRC与电气特性是无关的，可能是由编號引起的这时就可以不管这些DRC错误。4、在原理图中进行反标注：打开原理图工程文件 –> tools –> back shapes等这只是一个大致的统计信息。但是要求所囿的选项都是绿色的即都没有错误。9、如果确定所有的设计都没有错误了推荐进行一次数据库的检查，将错误完全排除掉步骤：tools –> update DRC –> 选中两个选项 –> check 保证数据库是完整的58、丝印处理（为出光绘做准备）1、生成丝印层是，与电气层没有关系了所以可以把走线以及覆铜嘟关闭：display –> color width是线宽，text block是字体大小注意option选项中的subclass不要动，否则修改后就会把修改结果拷贝到那一层了。6、调整丝印位置：move –> 选择编号进荇修改7、加入文字性的说明：add –> RS274X可以保证国内绝大多数厂商可以接受2、在出光绘文件之前可以设定光绘文件的边框（也可以不设置）：setup –> areas –> photoplot outline3、如果要出顶层丝印信息的光绘文件，需要先把这一层的信息打开：display –> Q: 在ALLEGRO中找个器件好难啊，他只是点亮器件而光标不移动到器件那里请问各为大侠，有没办法可以象POWERPCB 那样查找零件时光标跟着移动？A:确认将元件点亮后将鼠标移动至右下角的小显示框中，单击左鍵光标即可自动转到所点亮的元件处.3. Q：请问在allegro中,怎様画一条沒有绿漆的綫??A：同样位置再画一根sold mask的线9. Q： 如何将走线的尖角过渡改成圆弧？A：可以直接画圆弧上去记得勾上replace etch，原来的线就没了或使用slide 命令﹐然后在右邊的tab REILIF 的连接呢A：在画完铺铜范围以后，菜单会进入铺铜状态這时shape－－>parameters...对于负片在做热漂移焊盘前，必须先定义各类焊盘的FLASH SYMBOL*.FSM文件，然后加到各类焊盘的铺铜层再铺铜。做出光绘文件就能看见连接了12.Q：请教如何修改手工铜的角度，还有就是我要在铜箔里挖一个VIA 或一个PIN 的空间该如何做？？？？？A：edit-->shape,选取铜箔,点右键done,这时菜单改变了,可以用edit-->vertex 修改顶点的方式修改铜箔边框角度.而挖空间要用到void中的shpe(多边形)或circle(圆形)或Element(零件外形)要不干脆auto一下,自动会帮你挖好13