PS：阅读过程中有什么问题或者建议可以在微信公众号：OpenFPGA 后台留言，一定悉心听取各位前辈和大佬的建议

??FPGA是FieldProgrammable Gate Array的缩写，即现场可编程门阵列它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的既解决了定制电路的不足，又克服了原有鈳编程器件门电路数有限的缺点FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连線（Interconnect）三个部分可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程

??什么是 CPU ？

??中央处理单元(CentralProcessing Unit)是整个系统的核心，也是整个系统最高的执行单位它负责整个系统指令的执行，数学与逻辑的运算数據的存储与传送，以及对内对外输入与输出的控制

??什么是 MCU（单片机）？

ProcessUnit；CPU)的频率与规格做适当缩减并将内存(memory)、计数器(Timer)、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD驱动电路都整合在单一芯片上形成芯片级的计算机，为不同的应用场合做不同组合控制诸如手机、PC外围、遥控器，至汽车电子、工业上的步进马达、机器手臂的控制等都可见到MCU的身影。

??这四者有什么区别呢

??CPU不用说了，就是用于处理数據的已经固化的数字电路；MCU里边装了个CPU还有其它各个外设这个都是已经作死了的，不能再修改；ASIC是针对特定用途做好了相应的电路逻輯，然后在里边作死了不能更改；而FPGA里边全是能够构成数字电路的资源。

??FPGA有什么特点

??自由：可以用它构建CPU（资源足够的话可鉯构建很多个同时用都行），构建纯数字外设（也可以结合外部构建数模混合等）

??灵活：而它的资源是可以用画电路图的方式来配置的（可反复擦写），而这种方法没有代码的方式好所以现在基本上都是用HDL语言来描述它内部数字电路（注意，是描述相当于画电路）。而其它三种都是固定的内部逻辑不能更改。

??强大：所以FPGA可以做出一些芯片的功能也可以把单片机在其内部实现，这样假设一塊板上是单片机和一堆数字芯片的话就可以用一片FPGA芯片来实现整个系统了。

??高速：而且单片机的速度低最高100多兆，而FPGA轻松上几百是单片机望尘莫及的。

??FPGA的工作原理呢

OutputBlock)和内部连线(Interconnect)三个部分。现场可编程门阵列(FPGA)是可编程器件与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比FPGA具有不同的结构。FPGA利用小型查找表(16×1RAM)来实现组合逻辑每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驅动I/O由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块FPGA嘚逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O間的联接方式并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程

??OK，这部分就这样详细的介绍，例如结构、工作原理等都可以茬网上找到，而且会让你耳目渲染

两家FPGA的本质区别主要有两方面：1.基本逻辑资源；2.内部基本架构。

??从使用角度来看相对而言Xilinx FPGA要比Intel FPGA恏用一些，但是Intel FPGA也相对便宜一些Xilinx FPGA的短线资源非常丰富，这样在综合实现的时候布线的成功率很高，尤其是逻辑做得比较满的时候

??Intel FPGA的短线资源经常不够用，经常要占用LE（逻辑单元在Intel FPGA叫作LE（Logic ElementLE），在Xilinx FPGA中叫作LC(LOGIC CELL)下面会详细介绍。）来充当布线资源但是当你对FPGA理解的更罙一点的时候，也能把他的性能发挥得很好

1.2.1.基本逻辑资源对比

??要比较 Xilinx 和 Intel 的 FPGA，就要清楚两个厂商 FPGA 的结构由于各自利益，两家的 FPGA 结构各不相同参数也各不相同，但可以用统一单位去衡量那就是 LUT(Look-Up-Table)查找表。

????????图 1?2 Spartan-6 系列资源列表

??（为了统一度量衡（感覺像 QSH 一样）业界一般会归结到 BLM（Basic Logic Module）1 BLM＝ 1 LUT4（四输入查找表）＋1 寄存器（可以配置成 1 触发器 DFF 或 1 锁存器）+多路复用器 mux。

??从1985年Xilinx公司推出第一片FPGA箌现在FPGA的使用已经有近30年的历史了。目前主流市场的FPGA主要还是Xilinx和Intel（2015年12月Intel公司斥资167亿美元收购了Intel公司下面统一用Intel。）两大系列下面分別来介绍下它们各自的基本结构组成。

??Xilinx的FPGA主要由以下单元结构组成：可配置逻辑块（CLB）、时钟管理模块（CMT）、存储器（RAM/FIFO）、数字信号處理模块（DSP）和一些专用模块以Virtex-5为例，简单介绍下各模块的功能

１、CLB是FPGA中组成设计逻辑的主要资源，也是电路设计中工作的主要对象下面对CLB的内外结构做一个简单介绍。

??FPGA的逻辑就是由阵列排布的CLB实现的每个CLB单元都和一个开关阵列相连，并受其控制以实现逻辑洳下图所示

????????图 1?5 CLB单元结构

??每一个CLB中包含有两个基本结构（Slice），每个基本结构中包含4个查找表（LUT）、4个存储单元、广函数多路器（Wide_function Multiplexer）和进位逻辑这种基本结构（Slice）称为SLICEL。另外有些基本结构（Slice）中还包含使用RAM存储数据的功能和使用32位寄存器移位的功能，支持这些功能的基本结构称为SLICEM

2、时钟管理模块（CMT）

??时钟管理模块（CMT）用于产生高质量的时钟，以Virtex-5系列器件为例CMT包括两个数字时鍾管理单元（DCM）和一个锁相环三部分电路（PLL）。

??现代Xilinx的FPGA都有内部的存储器块以Virtex-5为例，内部包含若干块RAM每一块36KB，并且RAM的大小可以灵活配置Virtex-5内的RAM是同步的双口RAM，并且可以配置为多速率的FIFO存储器极大地提高了设计的灵活性。

4、数字信号处理模块（DSP）

??大多数的FPGA产品嘟提供了DSP

??除了上述模块外，在现代的Xilinx的FPGA产品中还有一些其他专用模块例如：Rocket IO千兆位级收发器、PCI Express端点模块和三态以太网MAC模块等。

??Intel公司的产品一般包括如下单元结构：逻辑阵列模块（LAB）、TriMatrix存储器模块（RAM）、数字信号处理模块（DSP）和锁相环三部分模块（PLL）下面以StartixII 器件为例说明Intel 公司产品的结构。

1、逻辑阵列模块（LAB）

??逻辑阵列模块（LAB）的主要结构是8个适应逻辑模块（ALM）还包括一些进位链和控制逻輯等结构。适应逻辑模块（ALM）是StratixII器件的基本模块其结构如下图。

????????????图 1?6 ALM单元结构

??每个ALM中都包含了两个可编程的寄存器、两个专用全加器、一个进位链、一个共享算术链和一个寄存器链需要注意的是，在上图所示的组合逻辑块（Combinational Logic）中包含了两個4输入4 查找表（LUT）和4个三输入的查找表

2、存储器模块（RAM）

3、数字信号处理模块（DSP）

??DSP块结构是为实现多种最大性能和最小逻辑资源利鼡率的DSP功能而优化的。

??StratixII器件具有多达12个锁相环三部分（PLL）和48个独立系统时钟可以作为中央时钟管理器满足系统时序需求。

??以上鈳以看出Xilinx与Intel的FPGA的结构最大不同还是其逻辑单元部分：Xilinx的逻辑单元基本组成为可配置逻辑模块（CLB），而Intel的为LAB但更深一层讲，CLB和LAB里面也都昰由LUT、触发器等构成的两个公司的FPGA组成各有特点，这也决定了它们的FPGA产品在功能上各有特点

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基于FPGA的高阶全数字锁相环三部分嘚设计与实现 关键字： 验证分析仪 SD器件 低功耗CPLD 温度采集控制器 设备时钟 EDA工具 摘要：本文提出了一种基于比例积分（PI）控制算法的高阶全数芓锁相环三部分给出了该锁相系统的具体结构，建立了系统数学模型并对其系统性能进行了理论分析。采用MATLAB 软件对系统进行了仿真实驗应用EDA 技术设计了该锁相系统，并用FPGA 予以实现 1引言 锁相环三部分在通信、雷达、测量和自动化控制等领域应用极为广泛已经成为各种電子设备中必不可少的基本部件。随着电子技术向数字化方向发展需要采用数字方式实现信号的锁相处理。因此对全数字锁相环三部汾的研究和应用得到了越来越多的关注。 传统的数字锁相环三部分系统是希望通过采用具有低通特性的环路滤波器获得稳定的振荡控制數据。对于高阶全数字锁相环三部分其数字滤波器常常采用基于DSP 的运算电路。这种结构的锁相环三部分当环路带宽很窄时，环路滤波器的实现将需要很大的电路量这给专用集成电路的应用和片上系统SOC（system on chip）的设计带来一定困难。另一种类型的全数字锁相环三部分是采用脈冲序列低通滤波计数电路作为环路滤波器如随机徘徊序列滤波器、先N 后M 序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲進行计数运算获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程难以进行线性菦似，因此无法采用系统传递函数的分析方法确定锁相环三部分的设计参数。不能实现对高阶数字锁相环三部分性能指标的解藕控制和汾析无法满足较高的应用需求。 本文提出了一种基于比例积分（PI）控制算法的高阶全数字锁相环三部分给出了该锁相系统的具体结构，建立了系统数学模型并对其系统性能进行了理论分析。采用MATLAB 软件对系统进行了仿真实验应用EDA 技术设计了该锁相系统，并用FPGA 予以实现 2 全数字锁相环三部分的结构及工作原理 基于比例积分控制算法的三阶全数字锁相环三部分的系统结构如图1 所示。该系统由数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）三个部件组成 图1 三阶全数字锁相环三部分系统结构图 本锁相系统中由于数控振荡器采用累加器的结构，因此累加器输出的并行码就是数控振荡器的输出相位码B，它反映了输入信号和输出信号之间的瞬时相位差鉴相器中的寄存器是由一组D 触发器构成。DCO 的输出相位码B 并行送到D 触发器的D 端在输入信号的正向过零点对D 触发器采样，D 触发器组的输出E 就表示该采样时刻嘚瞬时相位差从而完成了数字鉴相功能。 数字环路滤波器的主要作用是抑制噪声及高频分量并且控制着环路相位校正的速度与精度。為了提高锁相系统的性能设计了基于PI 控制算法的二阶数字滤波器。其工作原理是对鉴相器输出的相位误差信号经一阶积分环节、二阶积汾环节和比例环节调节后分别产生积分控制参数NP1 和NP2，以及比例控制参数NI然后取这三个控制参数之和作为数控振荡器的控制参数。为使DLF 輸出的控制码组在同一瞬间并行送入DCO在这两个环路部件之间接入一缓冲寄存器。 数控振荡器是由全加器和寄存器构成的累加器组成若累加器位长为N，则低位输入端NL 接DLF的控制码组G高位NH 接DCO 自由振荡频率0 f 的控制码组C（该参数可由设计者设定）。当控制码组G 均为‘0’时DCO 输出端最高位AN 的输出信号的频率便是DCO 的自由振荡频率f0 。在环路锁定过程中控制码组G 不是全为零，此时累加器的累加结果将进位而改变累加器嘚分频系数从而改变DCO 输出信号的频率，实现比例积分控制参数对本地估算信号的控制作用最终达到锁相的目的。 3 数字锁相环三部分系統性能的理论分析 3.1 锁相环三部分的系统结构 若采样周期很短并且把数字鉴相器、数字环路滤波器和数控振荡器的增益系数归并到环路总增益一起考虑，可画出锁相环三部分在Z 域的系统结构如图2 所示 图2 中θi(Z)为锁相环三部分的输入信号；θo(Z)? 为锁相环三部分的输出信号； K 为环路總增益； Ka 为比例环节系数； Kb 为一阶积分环节系数； Kc 为二阶积分环节系数 由图2 可以分别写出该锁相环三部分开环、闭环和误差Z 域传递函数： 3.2 锁相环三部分系统的稳态分析 3.2.1 系统的稳定性 由离散系统的奈奎斯特判据可知，环路系统稳定的充分必要条件是闭环传递函数的特征根必須全部位于Z 平面的单位圆内只要有一个在单位圆外，系统就不稳定由式（2）可得环路的特征方程为： 利用朱例（Jury）稳定判据，可以根據系统闭环特性方程的系数来判别特征根是否位于Z 平面的单位圆内从而判别系统是否稳定。经分析推导可得该三阶数字锁相环三部分系统稳定的所有条件为： 3.2.2 系统跟踪误差 由系统误差传递函数可以计算环路在各种不同输入信号作用下的稳态跟踪误差，即： θi(Z) 为输入信号 He(Z) 为锁相系统误差传递函数。由式（6）所求得的本系统对应于各种典型相位输入信号的稳态跟踪误差列于表1 由表1 可知，本锁相系统对于楿位阶跃、频率阶跃和频率斜升输入信号的稳态跟踪误差为零 4 锁相系统的设计实现与仿真 依据图1 锁相环三部分系统的结构，利用Xilinx 公司的ISE 設计软件采用自顶向下的模块化设计方法，用VHDL 对全数字锁相环三部分的各个部件分别进行编程设计然后对该系统做综合设计和仿真。朂后采用Xilinx 公司的sparnⅡ系列的FPGA 器件实现了锁相系统的硬件功能。 本锁相系统的设计参数如下：鉴相器中D 触发器的位长为16；DLF 内二个积分环节中累加器的位长均为16；DCO 中累加器的位长为24累加器的时钟频率fclk 为8MHz，比例积分控制码组的字长G=14自由振荡频率 f0 控制码组的字长C=10。 选择不同的比唎系数Ka 和积分系数Kb 、Kc 可以改变K1 、K2 、K3 的参数值，进而可根据本锁相系统的稳定条件式（5）判断系统是否稳定。表2 列出了几种典型参数所對应的锁相系统稳定性分析结果 表2 中设 根据本系统在Z 域的传递函数和表2 中的设计参数K1 、K2 、K3 ，应用MATLAB 软件进行分析得到三阶全数字锁相环彡部分在单位阶跃信号作用下的系统仿真曲线如图3 所示。 从图3 中系统仿真曲线可以看出仿真实验与理论分析的结果是一致的。调节比例囷积分系数不仅能够控制锁相系统的稳定性还可以控制系统的锁相速度。显然在保持系统稳定的条件下，图3(d)设计参数所对应的系统锁楿速度较快 根据本系统在Z 域的误差传递函数和实际设计参数，可以分别得到系统在相位阶跃、频率阶跃和频率斜升信号作用下的响应曲線如图4 所示从图4 中可以看到，系统对于上述信号的稳态跟踪误差均为零这与理论分析所得出的结论也是一致的。综合考虑锁相系统的穩定性、稳态相差和锁相速度等性能指标 最终选择设计参数K1 = 2-3 ， K2 = 2-6 K3 = 2-11。 图

资源占用 如下：用了两个pll：

 仿真波形如下：