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目摘录要 ......................................................................................................................................... IABSTR
ACT ............................................................................................................................. II 第一章 绪论 .............................................................................................................................. 1 1.1 引言 .................................................................................................................................. 1 1.2 FPGA 简介 ........................................................................................................................ 1 1.3 发射机简介 ...................................................................................................................... 2 1.3.1 模拟调制发射机 ....................................................................................................... 2 1.3.2 数字调制发射机 ........................................................................................................ 2 1.4 软件无线电简介 ............................................................................................................... 3 1.5 遥测发射机的特点和发展趋势 ....................................................................................... 3 第二章 发射机的设计方案 .................................................................................................. 52.1 模拟调制发射机简介 ...................................................................................................... 5 2.2 数字调频发射机设计 ....................................................................................................... 8 第三章 数字调频发射机原理设计 .......................................................................................... 9 3.1 数字调频发射机的原理 .................................................................................................. 9 3.2 滤波器的设计 ................................................................................................................ 10 3.3 直接数字频率合成器 DDS 的原理 .............................................................................. 10 3.4 DDS 基本原理及特点 .................................................................................................... 10 3.5 载波信号合成 ................................................................................................................. 11 第四章 数字发射机的硬件电路及 VHDL 的实现 ............................................................... 15 4.1 硬件描述语言(HDL) ..................................................................................................... 15 4.1.1 VHDL 语言简介 ...................................................................................................... 15 4.1.2 VHDL 语言设计步骤 .............................................................................................. 154.1.3 利用 VHDL 语言开发的优点 .................................................................................... 16 4.1.4 MAX+PLUS 软件简介 ................................................................................................ 17 4.3 时钟分频控制模块 ........................................................................................................ 19 4.3.1 时钟分频简介 .......................................................................................................... 19 4.3.2 时钟分频程序 ......................................................................................................... 20 4.4 DDS 模块 ........................................................................................................................ 21 4.4.1 实现 DDS 的两种方法 ............................................................................................. 21 4.4.2 求补模块 ................................................................................................................. 24 4.4.3 FIR 滤波器模块 ....................................................................................................... 26 4.4.4 累加模块 ................................................................................................................. 29 4.4.5 取高 M 位地址模块 ................................................................................................. 29 4.4.6 正余弦地址译码模块、正余弦 ROM 模块、数据校正模块 .............................. 29 4.5 PLL 电路实现 .............................................................................................................. 33 4.6 单边带调制电路 ............................................................................................................ 37 第五章 总结 ............................................................................................................................ 40 5.1 结论 ................................................................................................................................ 40 5.2 需要进一步研究的问题 ................................................................................................ 40 参考文献 .................................................................................................................................. 42 致谢 .......................................................................................................................................... 43基于 FPGA 的数字调频发射机的研究与设计摘要遥测是对相隔一定距离的对象的参量进行测量、并把测得结果传送到接收地点的 一种测量系统。就遥测发射系统而言，传统的模拟调制己经很成熟，模拟发射机是利用 调制信号的变化来控制变容二极管的结电容容值的变化， 从而改变压控振荡器的震荡频 率来实现调频;模拟调制码速率、 调制频偏都受变容二极管特性的限制， 模拟调制功能单 一、调制方式不可重组、单个系统调制频率不可改变，无法满足频率多变的需求。随着 高速器件和软件无线电技术的发展，数字调制发射机具有调制中心频率可调、频偏可编 程、调制方式可重组、调制码速率高、可实现较高的频响、可以与编码器合并扩展功能 很强等优点， 成为今后发射机的发展主流。 本论文讨论了如何利用现场可编程器件 FGPA 结合 Mxa+pluSll 及 VHDL 语言，在遥测系统中实现了 DDS+PLL+SSB 模式的数字调制 发射机。 数字发射机设计主要包括方案选择、 系统设计、 硬件电路实现及 VHDL 设计四个部 分。论文中首先分析了目前遥测系统中使用的模拟调制发射机以及发射机的优点。第二 章介绍发射机的设计方案；第三章详细讨论了组成发射机的各个部分的原理设计。第四 章着重讨论了各个部分的硬件电路实现、VHDL 实现部分及设计的测试结果。第五章是 对本文的总结。关键词：遥测发射机，数字调制，软件无线电，FPGA，DDSI基于 FPGA 的数字调频发射机的研究与设计AbstractTelemetry is the object of a certain distance away from the parameters measured and the measured results to the location of a measurement system receiver. To telemetry launch system, the traditional analog modulation has been very mature, analog modulation signal transmitter is used to control the change of the junction capacitance of the varactor capacitance changes, thus changing the oscillation frequency of the VCO to achieve FM ; analog modulation code rate, modulation deviation varactor characteristics are subject to the restrictions, a single analog modulation capabilities, not re-modulation, frequency modulation of a single system can not be changed, unable to meet the needs of changing frequency. With high-speed devices and software radio technology, digital modulation transmitter with adjustable center frequency, modulation, offset programmable, reconfigurable modulation, the modulation code rate high, can achieve high frequency response, combined with the encoder great extension, etc., become the future mainstream of the transmitter. This paper discusses how the combined use of field programmable devices FGPA Mxa + pluSll and VDL language and implemented in Telemetry System DDS + PLL + SSB mode digital modulation transmitter. Digital transmitter design includes program selection, system design, hardware implementation and VHDL design four parts. First, the paper analyzes the current system, the analog telemetry transmitters and transmitter modulation advantages. The second chapter describes th The third chapter discusses the composition of the transmitter of the various parts of the design principles. Chapter IV focuses on the various parts of the hardware circuit, VHDL implementation section and the design of the test results. Chapter V is the article summary.Key words: telemetry transmitters, digital modulation, software radio, FPGA, DDSII基于 FPGA 的数字调频发射机的研究与设计第一章 绪论1.1 引言随着通信事业的不断发展，软件无线电技术和数字技术也得到了飞速的发展，在军 事通信和民用通信中都具有很重要的意义。软件无线电技术自从 1992 年提出以来，在 最近几年取得了引人注目的发展，它突破了传统的无线电台功能单一，可扩展性差的局 限性，强调以开放性的最简单的通用平台，尽可能的使用可升级、可重配置的应用软件 实现各种无线电的设计新思路。无线通信领域中，模拟调制的技术己经很成熟，但是调 制码速率、频带利用率不高、调制频偏受变容二极管特性的限制，同时模拟调制发射机 的功能单一、调制不可重组、单个系统调制频率不可改变，无法满足频率多变的需求。 基于软件无线电的数字调制式发射机具有模拟调制无可比拟的优点， 采用可编程器件可 以实现重组调制、兼容各种调制方式、调制频率可变、频偏可调，合理充分地利用了珍 贵的频率资源，同时在实际地应用中还可以与采编器合并，可扩展性很强等优点。电路 数字化是信息领域，特别是通信技术领域发展的趋势。数字通信具有抗干扰能力强、传 输可靠性高、便于进行数字信号的存储和处理、易于集成化和微型化等优点。数字化发 射机具有工作稳定可靠，功能齐全、参数可编程，体积小的特点；随着微波集成电路和 超大规模数字门阵列的发展， 数字调制发射机比先前的产品的性能又可以得到大幅度提 高而且体积更小、成本更低，具有较广阔的应用前景。本文数字调制发射机原理进行了 研究，尤其对系统的工作过程进行了细致的分析，试图将数字调制发射机所实现的功能 设计到一块大容量的 FPGA 芯片上，并在此基础上进行了数字调制发射机硬件和软件设 计。1.2 FPGA 简介现场可编程门阵列(FPGA)是基于通过可编程互联连接的可配置逻辑块(CLB)矩阵的 可编程半导体器件。 与为特殊设计而定制的专用集成电路(ASIC)相比， FPGA 可以针对所 需的应用或功能要求进行编程。虽然具有一次性可编程(OTP)FPGA，但是主要是基 SRAM 的，其可随着设计演化进行重编程,FPGA 是一种可由用户自行定义和配置的高容量的专1基于 FPGA 的数字调频发射机的研究与设计用集成电路，由许多较小的逻辑单元组成内部阵列。单元问的信号通过其周围的布线通 道实现互连，逻辑单元和布线通道可由用户配置，配置设计不同，集成块实现的功能不 同。随着集成技术的飞速发展，FPGA 的规模越来越大，功能越来越好，已用来设计实现 由许多中小规模逻辑器件组成的系统， 并有较好的软件平台支持。 FPGA 一般可由三种可 编程电路和一个用于存放编程数据的 SRAM 组成，这三种可编程电路是：可编程逻辑块 (CLB)、 输入／输出模块(1OB)和互联资源(IR)。 CLB 是 FPGA 的主要组成部分是实现逻辑 功能的基本单元。它主要是由逻辑函数发生器、触发器、数据选择器等电路组成。IO 提供了器件引脚和内部逻辑阵列之间的连接，通常排列在芯片的四周。其主要是由输入 触发器、 输入缓冲器、 输出触发／锁存器和输出缓冲器组成。 每一个 IOB 控制一个引脚， 可被配置为输入、输出活双向 UO 功能。可编程互联资源包括各种长度的金属连线和一 些可编程连接开关，它们将各个 CLB 之间和 lOB 之间互相连接起来，构成各种复杂功能 的系统。由于 FPGA 有集成度高、编程仿真方便、速度快等优点，使得 FPGA 在信号处理、 通信以及电力系统中得到了广泛地应用。1.3 发射机简介发射机是遥测系统中重要设备之一，有模拟调制式和数字调制式两种。1.3.1 模拟调制发射机模拟调制式的工作原理是利用调制信号的变化来控制变容二极管的结电容容值的 变化，从而改变压控振荡器的震荡频率来实现调频。模拟调制发射机有移频式调频发射 机、锁相式调频发射机、晶体振荡调频发射机。模拟调制的技术己经很成熟，但是调制 码速率、调制频偏受变容二极管特性的限制，同时模拟调制发射机的功能单一、调制不 可重组、单个系统调制频率不可改变，无法满足频率多变的需求。1.3.2 数字调制发射机随着高速器件和软件无线电技术的发展， 数字调制发射机逐渐突破了模拟调制发射的不 足，具有调制中心频率可调、频偏可编程、调制方式可重组、调制码速率高、可实现较 高的频响、可以与编码器合并扩展功能很强等优点，成为今后发射机的发展主流。鉴于2基于 FPGA 的数字调频发射机的研究与设计以上的优点，结合遥测系统的需要，本论文讨论了基于 FPGA 技术的数字调频发射机。1.4 软件无线电简介软件无线电的基本思想是以一个通用、标准、模块化的硬件平台为依托，通过软件 编程来实现无线电台的各种功能，从基于硬件、面向用途的电台设计方法中解放出来。 功能的软件化势必要求减少功能单一、灵活性差的硬件电路，尤其是减少模拟环节，把 数字化处理(A/D 和 D/A 变换)尽量靠近天线。软件无线电强调体系结构的开放性和全面 可编程性，通过软件的更新改变硬件的配置结构，实现新的功能。软件无线电采用标准 的、高性能的开放式总线结构以利于硬件模块的不断升级扩展。理想软件无线电的组成 结构如图 1.1 所示电话 图像 数据 仿真窄带 A/D-D/ADSP宽带 D/A-A/D射频前端图 1.1 理想软件无线电结构示意图1.5 遥测发射机的特点和发展趋势遥测发射机在原理上与一般通信发射机没有太大区别，但它具有如下特点： ? 高的灵敏度:为发射微弱信号，要求发射机有足够小的噪声，同时具有一定的选 择性，克服外来干扰 ? ? ? ? ? 频偏较大并且频偏可调 输入信号范围较大、适应多种信息调制 载波中心频率可调 调制方式可重组 具有微机接口，适应可编程遥测要求电路数字化是信息领域，特别是通信技术领域发展的趋势，数字化发射机具有工作3基于 FPGA 的数字调频发射机的研究与设计稳定可靠，功能齐全、参数可编程，体积小的特点，因此开展微波数字遥测发射机技术 研究具有非常重要的意义和应用前景。 而且随着微波集成电路和超大规模数字门列阵的 发展，数字调制发射机比先前的产品性能又可以得到大幅度提高，而且体积更小，成本 更低，具有较广阔的应用前景。4基于 FPGA 的数字调频发射机的研究与设计第二章2.1 模拟调制发射机简介发射机的设计方案发射机按调制源分为模拟调制式发射机和数字调制式发射机两种。 模拟调制原理是 利用调制信号的变化来控制变容二极管的节电容容值的变化， 从而改变压控振荡器的震 荡频率来实现调频。 目前常用的模拟发射机有移频式和锁相式两种： 移频式发射机的原理框图如图 2.1，本振输入信息VCOHPF 图 2.1 移频式发射机组成框图信息放大设输入信号为:f (t ) ? A0 cos(w0t ? ? 0)(2.1)式中： A0 是输入信号的幅值， w0 是角频率， ? 0 是初相位； 本振信号为：sc( t )? A c o s w?t? c (cc)(2.2)式中： Ac 本振信号的幅值， wc 是载波的角频率， ? c 是载波的初相位； 输入信号经过压控振荡器后，与本振信号混频得到:s (t ) ? f (t ) ? s (t ) ? A0 cos( w0t ? ? 0) ? Ac cos( wct ? ? c) 1 1 ? A0 Ac cos[( w0 ? wc )t ? (? 0 ? ? c )] ? A0 Ac cos[( wc ? w0)t ? (? c ? ? 0)] 2 25（2.3）基于 FPGA 的数字调频发射机的研究与设计混频后得到和频与差频信号，这些信号经过高通滤波器后，滤除掉上式中第二项低频分 量，高频率的和频分量经过功率放大后由天线向空间辐射，接收端接收到该信号后，经 解调器分离出原始信号。 锁相式发射机： 根据调制信号对锁相环的调制方式的不同， 锁相式发射机可分为单点调频锁相发射机和 两点调频锁相发射机。 单点调频锁相发射机是调制信号只对压控振荡器进行调制:两点调 频锁相发射机是调制信号同时对压控振荡器和参考信号源进行调制。 单点调频锁相发射机的原理图如图 2.2，调制信号首先经过调制前电路，然后与环路中 的误差电压相加，共同控制压控振荡器。由于环路带宽低于调制频谱的下限，因此调制 信号不参与环路的反馈，误差电压使压控振荡器仍锁定中心频率上，调制信号来实现稳 定载波上的频率。单点锁相发射机电路简单，具有平坦的宽带特性，但低端受环路带宽 的影响。调制输入 fm调制前电路ft晶体 振荡器 监相 鉴频器 环路 滤波器 相加器 压控 振荡器f0除N 分频器图 2.2 单点调频锁相发射机的原理图两点调频锁相发射机原理图如图 2.3，工作原理是讲调制信号分为两路，一路是经 过高通滤波器加到踏空振荡器，在环路带外对 VCO 进行直接调频；另一路经低通滤波 器后对晶体参考源进行调相，使锁相环在环路带宽内跟踪者调相信号的变化，实现信号 的调频。6基于 FPGA 的数字调频发射机的研究与设计调制输入低通高通fo晶体 振荡器 监相 监频器 环路 滤波器 相加器 压控 振荡器除N 分频器 图 2.3 两点调频锁相发射机原理图两点锁相环路可以实现从直流开始的宽带调制，但要保证两个调制器频率重叠部分 的线形度一致是件很烦琐的工作，另外由于增加了两个较低频率的滤波器，很难满足体 积的要求。 锁相环调频源具有很高的频率稳定度，调制频率响应高，频偏大，集成度高，调试简单， 但是其弱点是频率响应无法到直流且存在着一定的失锁概率。 晶体振荡调频源有很高的 频率稳定度， 但是其高频电路复杂， 要使用特制的调频晶体， 而且受晶体调制特性限制， 频偏和频响达不到要求。移频式调频源可以利用 LCVCO 良好的调制性能和晶体振荡器 很高的频率稳定性，实现两者的较好结合，工作稳定可靠，但该方案调试困难。 模拟调制的技术已经很成熟，但是受变容二极管特性的限制，模拟调制发射机的调 制码速率较低、调制频偏较小、发射机功能单一、调制方式不可重组、单个系统调制频 率不可改变，无法满足频率多变的需求。基于软件无线电的数字调制发射机，采用可编 程器件可实现调制重组、兼容多种调制方式、调制频率可变、频偏可调，还可以与采编 器合并，扩展性强等优点。7基于 FPGA 的数字调频发射机的研究与设计2.2 数字调频发射机设计数字调制发射机原理简介 调频是用已调信号的频率变化承载信息;设调制信号为 f(t)，载波信号为：a(t ) ? Ac cos(wct ? ? 0) ? Ac cos ? (t )（2.4）式中： wc 是载波中心频率； ? 0 是初始相角，设 ? 0 =0； 根据调频的定义，调频波的瞬时频率 w(t ) 随输入信号 f (t ) 成线性变化，即：w( t )? w? ck cf( t)（2.5）式中： wc 是载波中心频率； kcf (t ) 是瞬时频率相对于 wc 的频偏，也叫瞬时频率偏移; 根据瞬时相位 ? (t ) 与瞬时角频率 w(t ) 的关系：? (t )? ? t w (t )d (t )??w(t ) ?d? (t ) d (t )（2.6）可以得到调频波的瞬时相位：? (t ) ? ? t0 [ wc ? kcf (t )]d (t ) ? wckc ? t0 f (t )d (t )将(2.7)式带入(2.4)式，得：a (t ) ? Ac cos[ wct ? kc ? t0 f (t )d (t )]（2.7）(2.8)这就是由 f (t ) 调制载波后的调制波的表达式，从式 2.8 可以看到，调频波的瞬时频率等 于载波频率加上一个正比于调制信号的时变频率。8基于 FPGA 的数字调频发射机的研究与设计第三章 数字调频发射机原理设计3.1 数字调频发射机的原理图 3.1 的数字调频发射机主要是由模数转换器 A/D、FIR 滤波器、直接数字频率合 成 DDS(Direct Digital Synthesis)、 锁相环频率合成器 PLL(Phase Loek Loop)和单边带调制 SSB(Single Singal Band)五部分组成;整个系统的实现框图如下:SSB正弦 ROM 表 A/D FIR 加法器 余弦 ROM 表D/ALPF + 功 率 放 大 器fclkD/ALPFDDS移相 90 coswt PLL图 3.1 数字调制发射机实现框图DDS 用来产生高分辨率、 频偏可调的频率时变信号， 也就是产生低频信号并实现基 带信号的调频：DDS 部分包括累加器、正余弦查找表、模数转换器 D/A；锁相环路 PLL 是一个相位跟踪系统，用来合成高精度、高稳定度的中心频率可调的高频载波信号；单 边带调制器 SSB 可以进行 I、Q 两路正交信号的正交调制，实现了低频的基带信号向高 频载波的搬移，搬移后携带着信息的高频载波向空间辐射，进行无线通信。9基于 FPGA 的数字调频发射机的研究与设计3.2 滤波器的设计滤波器可以提取有用的信号、滤除无用的噪声、扩展信号的频带、改变信号的特 定频谱分量，分为模拟滤波器和数字滤波器；模拟滤波器是对模拟信号进行滤波，根据 一定的设计规范来设计模拟系统函数，使其逼近某个理想滤波器的特性，模拟滤波器的 设计方法很成熟，常用的有巴特沃思滤波器、切比雪夫滤波器、椭圆函数滤波器等。数 字滤波器是一个线性移不变离散时间系统，它把输入序列通过一定的运算变换，对输入 信号进行?定的处理后得到输出序列。 数字滤波器在数字信号传输和处理中有广泛的应 用。3.3 直接数字频率合成器 DDS 的原理频率合成主要有三种:直接模拟合成法、 锁相环合成法和直接数字合成法。 直接模拟 合成法利用倍频(乘法)、分频(除法)、混频(加法与减法)及滤波器，从单一或几个参数频 率中产生所需频率，该方法原理简单，但系统体积大、功耗大，基本不被采用。 锁相环 PLL(PhaesLockLooP)是相位跟踪系统， 利用反馈通过锁相环路生成所需的频 率;这种方法结构简化、稳定性高、精度高、便于集成，使用比较广泛，但存在高分辨率 和高转换速度之间的矛盾，可采双模前置分频的方式来解决两者之间的矛盾。 直接数字合成(DieretDigitalFerqueneysynihesis 简称 DDS 或 DDFS)是近年来迅速发展起 来 的 一 种 新 的 频 率 合 成 方 法 。 早 在 1971 年 ， 关 国 学 者 .JTiemye 等 人 撰 写 的 “ADigitalFerqueneys”thesizer 代文首次提出了以全数字技术，从相位概念出发直接合 成所需波形。限于当时的技术和器件性能，未受到重视。随着微电子技术和高速芯片的 迅速发展， DDS 得到了飞速的发展， 具有相对带宽宽、 频率转换时间短、 频率分辨率高、 输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵 活方便等优点，成为现代频率合成技术中的佼佼者。3.4 DDS 基本原理及特点采样是对连续信号进行抽取后得到一组离散的数据，而 DDS 恰好是采样的相反过 程，利用有限的离散数据，通过查表法得到信号的幅值，通过数模转换器 D/A 后生成连10基于 FPGA 的数字调频发射机的研究与设计续波。DDS 原理框架图如下。在 DDS 的 ROM 存储器存放不同的波形数据，就可以实 现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当 DDS 的波形存储 器分别存放正弦和余弦函数表时， 既可得到两路正交的输出信号。 DDS 合成两路正交的 信号，同相分量(I 路信号和正交分量(Q 路信号)经环路滤波器虑除杂波干扰后与锁相环 路 PLL 输出两路正交的载波信号进行混频， 混频后把低频的基带信号调制到高频的载波 信号上，经放大器放大后辐射到空间。频率控制字 Nbit 相位 累加器 波形存储表 M bit S bit D/A 转换器 LPFfoutA bit参考时钟 ft图 3.2 DDS 原理框架图3.5 载波信号合成频率合成，就是利用电子元件组成某种装置，由一个或几个标准须率产生一个或 多个频率的过程。早期的合成是由一组晶体组成的晶控振荡器，晶体用人工来接入和断 开来改变合成的频率，它的频率准确度和稳定度由晶体本身的准确度和稳定度来决定， 很少与电路有关;众所周知，石英晶体在全世界范围内是比较稀有的原料，要做高精度、 高稳定度的晶体振荡器，.造价是很高的;所以后来发展了使用单块晶振，通过倍频、分 频、混频等方式合成所需的频率。 随着通信的迅猛发展，通信频谱日益拥挤，要求有高精度的发射频率，同时要求 选频比较容易。自石英晶体振荡器问世以来，频率合成技术也日新月异，目前频率合成 有以下三种方法:直接合成法(对单个晶振进行加、减、乘、除等方法，合成所需的频率)、 锁相环路合成法(PLL)、直接数字频率合成法(DDS)。11基于 FPGA 的数字调频发射机的研究与设计1)直接合成法: 将基准频率直接进行倍频、分频、混频、滤波等合成单个或多个频率,原理框图如图下: 图中 f1 , f 2 , f3 ...... f n?1 , f n 是标准频率在谐波发生器中产生的高次谐波，它们和 f out 具有相 同的频率稳定度，为了得到不同数值的稳定频率，可以从这些谐波频率f1 , f 2 , f3 ...... f n?1 , f n 中任选两个频率加到混频器中， 经过混频后由滤波器选择出这两种频率的和频或差频，从而得到一系列新的频率。滤波发生器 f1f2f3 标准晶体 fn-2 混频器 滤波器foutfn-1fn图 3.11 直接合成法原理图用带通滤波器将所需谐波取出， 将其他的谐波分量虑除;电路中可采用一中心频率可调的 带通滤波器或多个中心频率固定的带通滤波器，每个带通滤波器虑出某一频率。直接合 成法的电路和设备较复杂和笨重， 缺乏灵活性;同时由于要产生大量的本地信号， 要求相 当大的功率。石英晶体振荡器的的频率稳定度和准确度高，但改变频率不方便，只适宜 于固定频率。 2)直接数字频率合成(Dieret Digital Ferqueneysynhteis， 简称 DDFS 或 DDS)也称为数字查 表合成器 DDS，合成法频率转换速度快、分辨率高、输出相位连续、易于集成、易于控12基于 FPGA 的数字调频发射机的研究与设计制等优点，不过受器件水平的限制，输出信号的频率上限不够高，因为2N fr ? f out ??当频率控制字 ?? 和累加器位数 N 一定时，输出频率与 fr 成正比，当需要较高的输出频 率 时 ， fr 也 必 须 很 高 。 此 次 设 计 中 ， 根 据 遥 测 的 需 要 ， 发 射 机 输 出 频 率 为 2200MHz~~2300MHZ(中心频率可调)，载波中心频率为 2231.5MHz，DDS 合成这样的 高频信号有一定的困难，所以设计中载波不采用 DDS 来合成。 3)锁相环路合成法(Phase Loek Loop，PLL) 锁相环路是利用反馈完成自动相位控制，基本锁相环路原理框图如图 3.12：fi监相器 PD 环路滤波器 VCOfout图 3.12 基本锁相环路原理图基本锁相环由鉴相器 PD、环路滤波器、压控振荡器 VCO 组成，基本功能是跟踪输 入信号的相位，由鉴相器产生一个与输入信号和 VCO 信号相位差成比例的电压，这个 误差电压通过低通滤波器，抑制了噪声和高频信号成分后，调制 VCO 的频率，在鉴相 器中与输入信号比较，产生的任何误差电压通过环路滤波器，再次调制 VCO 频率，直 到 VCO 以固定的相位锁住输入信号，通过跟踪信号的相位，获得频率同步和频率跟踪。 鉴相器是相位比较装置，用来比较输入信号和参考信号之间的相位，其输出电压 是相位差的函数，可用乘法电路来实现。 环路滤波器是线性电路，虑除倍频分量，让差频分量通过。 压控振荡器(VCO)是其瞬时震荡频率 w(t ) 受控制电压 uc (t ) 控制的振荡器，由 VCO 的特性知，以 w0 为中心，瞬时频率口 w(t ) 与控制电压 uc (t ) 在较大的范围内呈线性关系， 此范围内，两者的关系可以表示为：13基于 FPGA 的数字调频发射机的研究与设计w(t ) ? w0 ? Kvuc (t )其中： 0 是 VCO 的控制极的控制电压为 u0 时的震荡频率， 称为 VCO 的固有震荡频率, Kv w 是特性曲线的斜率， 它表示单位控制电压可使 VCO 的角频率的变化量， 也称为 VCO 的 增益系数或灵敏度。 在锁相环路中，VCO 对鉴相器起作用的不是瞬时角频率，而是瞬时相位，瞬时相 位可得：?t 0w(t )d (t ) ? w0t ? K v ? t0uc (t )d (t )由式 3.29 可知，以 w0t 为参考相位的输出瞬时相位为：? (t ) ? K v ? t0uc (t )也就是说，VCO 在锁相环路中起了一次积分的作用，所以可用积分器来实现压控振荡 器;锁相环路工作原理简单，能合成高精度、高稳定度的信号。 控制电路的结构图如图 3.20 所示，所选控制芯片的编程通过 Aetlar 公司的 Plusn 软件来完成，在原理图中只涉及到了管脚分配和三态总线电路，具体程序 VHDL 编写， 同原理图中的符号相关联(详细程序设计见第四章)。时钟A/DFPGAD/AI/Q 调制器PLL图 3.20 控制电路结构图14基于 FPGA 的数字调频发射机的研究与设计第四章 数字发射机的硬件电路及 VHDL 的实现4.1 硬件描述语言(HDL)硬件描述语言(Hardware Description Language，简称 HDL)是相对于一般的计算机 软件语言如 C,Pascal 等而言的。 HDL 是专门用于设计硬件电子系统的计算机语言， 设计 者可以利用 HDL 程序来描述所希望的电路系统，规定其结构特征和电路的行为方式， 然后利用综合器和适配器将此程序变成能控制 FPGA/CPLD 内部结构、并实现相应逻辑 功能的门级或者更底层的结构网表文件和下载文件。4.1.1 VHDL 语言简介VHDL 是 Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage. 它 是 在 70-80 年代由美国国防部资助的 VHSIC(超高速集成电路)项目开发的产品， 诞生 1987 年 底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)确认为标准硬件描 述语言，自 IEEE 公布了 VHDL 的标准版本(IEEEstd)之后，各 EDA 公司相继 推出了自己的 VHDL 设计环境，此后，VHDL 在电子设计领域受到了广泛的接受，并 逐步取代了原有的非标准 HDL。1993 年 IEEE 对 VHDL 进行了修改，从更高的抽象层 次 和 系 统 描 述 能 力 上 扩 展 VHDL 的 内 容 ， 公 布 了 新 版 本 的 VHDL ， 即 ANSI/IEEEstd 版本，1996 年 IEEE1076.3 成为 VHDL 的综合标准。 VHDL 语言在硬件电路设计领域的作用将与 C 和 C++在软件设计领域的作用一样， 在大规模数字系统的设计中， 它将逐步取代如逻辑状态和逻辑电路图等级别较低的繁琐 的硬件描述方法，而成为主要的硬件描述工具。4.1.2 VHDL 语言设计步骤1)设计要求的定义，在进行编写 VHDL 代码之前，必须先对你的设计目的和要求有 一个明确的认识，然后再选择适当的设计方式和相应的器件，进行设计。 2)用 VHDL 语言进行设计描述:编写 VHDL 语言的代码与其他计算机程序语言又很 大的不同， 编写者必须清楚的认识到是设计硬件， 编写的 VHDL 代码必须能够综合到采15基于 FPGA 的数字调频发射机的研究与设计用可编程逻辑器件来实现的数字逻辑种。 3)用 VHDL 仿真器对 VHDL 原代码进行功能仿真:采用 VHDL 仿真软件进行仿真可 以在设计的早期阶段检测到错误，从而进行修改，可以节省时间，减少对设计日程计划 的影响。 4)利用 VHDL 综合优化软件对 VHDL 原代码进行综合优化处理：选择目标器件、 输入约束条件后，VHDL 综合优化软件工具将对 VHDL 原代码进行处理，产生一个优 化了的网络表。 5)配置:将优化了的网络表安放到前面选定的 CPLD/FPGA 目标器件中， 这一过程称 为配置。在优化了的网络表配置目标器件，从完成的版图上可以得到连线长短、宽窄的 信息，把它们反注到原来的网络表上，为再次时序仿真做准备。 6)配置后的时序仿真:时序仿真检查诸如信号建立时间、时钟到输出、寄存器到寄存 器的时延是否满足要求，因为己经得到实际连线引起的时延数据，所以仿真结果能比较 精确的预测未来芯片的实际性能。如果时延仿真结果不能满足设计的要求，就需要重新 对 VHDL 原代码进行综合优化， 并重新装配于新的器件中， 其间不乏反复尝试各种综合 优化过程和配置过程， 或选择不同速度品质的器件， 同样， 也可以重新观察和分析 VHDL 原代码，以确认描述是否正确有效的。只有这样，取得的综合优化和配置结果才符合设 计者的实际要求。 7)器件编程:在成功的完成了设计描述、综合优化、配置和配置后的时序仿真之后， 则可以对器件编程和继续进行系统设计的其他工作。4.1.3 利用 VHDL 语言开发的优点传统的数字系统设计步骤是:从状态图的简化，写出最简逻辑表达式，直到绘出电路 原理图。若电路系统庞大，就不容易在电路原理图上了解电路的原理，而且绘图也是非 常烦琐的工作。美国国防部在 1981 年提出 VHSICHardwareDescriptionLanguage，简称 为 VHDL，其主要优点是: 1)设计功能强、方法灵活、支持广泛:VHDL 语言支持自顶向下(Top-Down)的设计方 法，具有功能强大的语言结构，用简洁明确的代码来进行复杂控制逻辑的设计，可以支 持同步电、 异步电路、 以及其他随机电路的设计。 此外 VHDL 语言可以自定义数据类型， 给编程人员带来了较大的自由和方便。16基于 FPGA 的数字调频发射机的研究与设计2)具有系统硬件描述功能：VHDL 具有多层次的设计描述功能，可以从系统的数学 模型直到门级电路，支持设计库和可重复使用的元件生成，它支持阶层设计且提供模块 设计的创建。 3)可进行与工艺无关的编程:VHDL 语言设计系统硬件时，没有嵌入描述与工艺相关 的信息， 不会因为工艺变化而使描述过时， 与工艺技术相关的参数可通过 VHDL 提供的 类属加以描述，工艺改变时，只需修改相应程序中的类属参数即可。 4)VHDL 语言标准、规范、易于共享和复用:VHDL 是 IEEE 承认的标准，故 VHDL 的设计描述可以被不同的 EDA 设计工具所支持，同一个 VHDL 设计描述可以在不同的 设计项目中采用，方便了设计成果的设计和交流。另外，VHDL 语言的语法规范，可读 性强。4.1.4 MAX+PLUS 软件简介本次设计选用的开发软件是美国 ALTERA 公司开发的 MAX+PLUSII，其全称为 Multiple Array Matrix And Programmable Logic User Systems。它具有运行速度快、界面 统一、功能集中、易学易用等特点。它的器件系列从最初的 Max 系列到最新的系列， 从 540 门到上百万门提供了满足各种条件需要的一系列器件， MAX+PLUSII 结合各种系 列器件的物理结构，提供了各种的优化措施，以在提高工作速度和资源利用率之间进行 平衡，为大多数设计提供了良好的解决方案。 Max+plusII 的设计输入方法十分灵活，可根据设计内容分别建立图形编辑文件 (Graphic Editorfile)、符号编辑文件(Symbol Editorfile)、文本编程文件(Text Editorfile)及 波形编辑文件(Waveform Editorfile)，在编译并仿真成功后还右生成用户自己的符号 (Symbol)并存于用户符号库内以供上层设计引用;输入方式也可以任意组合使用、 利用该 工具所配置的编辑、编译、仿真、综合、芯片编程等功能，可将设计电路图或电路描述 程序转换称基本的逻辑单元写入可编程的芯片中。用户首先对所做的项目进行设计，明 确设计目的、设计要求;其设计步骤大致如下： 1)利用原理图输入方式或者文本输入方式进行设计输入。 2)输入完成后进行链接编译，若编译过程中发现错误，则检查设计输入是否有误， 发现错误并修改，直至没有错误发生，编译才可以顺利通过。 3)编译完成后，开始进行仿真，仿真就是检查设计是否达到设计要求，否则的话，17基于 FPGA 的数字调频发射机的研究与设计还需要重新检查设计输入。 4)直至仿真结果达到设计的要求后，就可以进行程序烧录，把设计程序下载到目的 芯片中(该芯片是己根据硬件电路设计后装焊到 PCB 板上)， 然后连接上输入信号和示波 器、频谱仪等进行验证、测试。 Max+plusIl 是 Altera 提供的一个完整的 EDA 开发软件，可完成从设备输入、编译、 逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。MAX+PLUSII 借助 EDIF 网表文件， SRAM 目标文件(.sof)、 LPM、 VerilogHD 和 VHDL 能与 CandenceMentor Graphics OrCADSynplicity 和 Viewlogic 等公司提供的其他多种 EDA 工具兼容， MAX+PLUSII 编译器可以在 PC 机及各种工作站平台上运行，这使 MAX 十 PLUSH 成 为工业界中唯一与平台和结构无关的可编程逻辑设计环境。 QuartusII 是 Altera 近几年来 推出的新一代可编程逻辑器件设计环境，功能更为强大。 4.2 自顶向下(UptoDown)设计方法 所谓自顶向下(UptoDown)设计方法、简单地说，就是采用可完全独立于芯片厂商及 其产品结构的描述语言，在功能级对设计产品进行定义，并结合功能仿真技术，以确保 设计的正确性，在功能定义完成后，利用逻辑综合技术，把功能描述转换成某一具体结 构芯片的网表文件，输出给厂商的布局布线器进行布局布线。布局布线结果还可反标回 同一仿真器，进行包括功能和时序的后验证，以保证布局布线所带来的门延时和线延时 不会影响设计的性能。自顶向下设计方法的优越性是显而易见的。 1)由于功能描述可完全独立于芯片结构，在设计的最初阶段，设计者可不受芯片结 构的约束，集中精力进行产品设计，缩短设计周期。 2)设计的再利用得到保证:电子产品正向模块化发展，所谓模块化就是对以往设计成 果进行修改，组合和再利用，产生全新的或派生设计，而自顶向下设计方法的功能描述 可与芯片结构无关，可以以一种 IP 的方式进行存档，以便将来重新利用。 3)设计规模大大提高:简单的语言描述即可完成复杂的功能，而不需要手工绘图。 4)芯片选择更加灵活:设计者可在采用各种结构芯片来完成同一功能的描述，从而在 设计规模、速度、芯片价格及系统性能等方面进行平衡，选择最佳结果。可编程逻辑器 件的自顶向下设计方法数字系统设计中最常采用的方法， 也是基于芯片的系统设计的主 要方法。它首先从系统设计入手，在顶层进行功能划分和结构设计，采用硬件描述语言18基于 FPGA 的数字调频发射机的研究与设计对高层次的系统进行描述， 并在系统级采用仿真手段验证设计前就可以用软件仿真手段 验证系统方案的可行性，因此自顶向下的设计方法有利于在早期发现结构设计中的错 误，避免不必的重复设计，提高设计的一次性成功率。用可编程逻辑器件完成数字系统 的设计相当于先将整个系统功能分成不同功能的模块， 并将这些模块彼此连接并给予时 钟激励以完成预期功能。这些模块对应于不同的器件(用户自己定义的)，每个器件可完 成一个独立的功能。其次再按同样的过程，将每个器件功能再次细分为若干个子模块并 连接，每一个子模块又对应一个用户自己生成的器件，然后通过仿真测试模块连接的正 确性??，如此反复，直至功能细化到对逻辑门电路进行操作。 本次设计也采用自顶向下的设计方法，分为三个层次，顶层为复用级，它由若干个 次层模块构成，每个次层模块均可完成一个较为独立的功能，次模块在调试成功后可生 成为一个默认符号(Symbol)，以供上一层模块调用。次模块又可细分为若干个子模块， 每个子模块同样可完成相对独立的功能，??，如此层层嵌套，即可根据实际需要细化 到逻辑门级。每层设计结束后都可及时对其进行仿真，仿真成功后就可以生成符号 (Symbol)，便于下一步的设计。4.3 时钟分频控制模块4.3.1 时钟分频简介整个硬件电路板由 AD 转换器、DA 转换器、锁相环频率合成电路、I/Q 调制芯片、 Altera 公司的现场可编程器件 FPGA 及各种接口电路和插件组成;由于器件的差异和设计 的需要，每个器件都有其特定的工作时钟，为了节省成本及降低 PCB 板的面积，整块 电路板上我们使用一个晶振，然后利用现场可编程器件 FPGA 进行分频后，给其他的器 件各自所需的工作时钟。 此 次 设 计 中 ， 考 虑 到 实 际 的 性 能 需 求 ， 电 路 中 的 A/D 转 换 器 采 样 时 钟 是 IOMHz,FPGA 的工作时钟是 80MHz， 锁相环环路的参考时钟是 8MHz， 为此我们在整个 电路中采用了一个 80MHz 晶振作为 FPGA 的参考时钟，然后通过将晶振接入 FPGA 进 行十分频、八分频后分别作为作为锁相环环路的参考时钟和 A/D 转换器的工作时钟。19基于 FPGA 的数字调频发射机的研究与设计4.3.2 时钟分频程序本文中采用了 VHDL 语言编程实现了十分频和八分频，80MHz 的晶振经过分频后 产生 8MHz 和 IOMHz 的时钟，分别作为锁相环电路、AD 转换器、DA 转换器的工作时 钟，具体的分频程序结构体部分如下(以十分频为例)： process(clk) begin if(clk'event and clk='1')then if cout&&1001&then cout&=cout+&0001”; else cout&=&0000&; case cout is when&0001”=&clk_out&='0'； when&0010&=& clk_out &='0'； when&0011”=& clk_out t&='0'； when&0100&=& clk_out &='0'； when&0101”=& clk_out &='1'； when&0110&=& clk_out &='1'； when&0111”=& clk_out &='1'； when”1000&=& clk_out &='1'； when”1001”=& clk_out &--'1'； when others=& clk_out &='0'； end end if； end process； 其中:clk:in std_logic--时钟信号输入端口。 clk_out:out stdlogic—10 分频器输出。 编译、仿真成功后生成一个分频模块(Symbol)，采用一个晶振实现多个工作时钟的20case；基于 FPGA 的数字调频发射机的研究与设计方法具有原理简单、实现容易、成本低、有效降低 PCB 板面积的特点,当然这方法只是 适合于电路比较简单，同时各个器件布局比较靠近的情况下，如果 PCB 板子较大，各 个器件的布局相距较远， 就不可采用这种方法， 因为由于线路延迟导致时钟的误差较大， 分频后的信号不能达到预期的要求。10 分频的仿真结果如下图 4.1：图 4.1 10 分频电路的仿真图4.4 DDS 模块我们可以利用 DDS 来生成基带信号，也就是说，当一个频率较低、幅度、相位随 着时间变化的模拟信号经过 A/D 采样量化后，输入 DDS 中，输入幅值的采样值，把幅 值进行累加，累加和作为正余弦 ROM 表的地址来查找相应的标准正余弦的幅度值，查 出来的标准幅度值经过 D/A 数模转换器转换成模拟信号， 经滤波器平滑后输出标准的正 余弦信号，其频率随着输入信号幅度变化而变化的，幅度保持不变，也就是实现了基带 信号的调频;基带调频信号再送入单边带调制器 SSB 进行幅度调制，也就是实现信号频 率的无失真搬移，将低频的基带信号搬移到较高的载波信号上，经过功率放大器后由天 线向空间辐射，这样就完成了信号的调制和发射。4.4.1 实现 DDS 的两种方法1)采用 DDS 芯片的解决方案 随着微电子技术的飞速发展，性能优良的 DDS 产品不断推出，主要有 Qualcomm、 AD、Sciteg 和 Stanford 等公司生产的单片电路(monolithic)。Qualcomm 公司推出了 DDS 系列 Q2220、Q2230、Q2334、Q2240、Q2368。美国 AD 公司也相继 推出了他们的 DDS 系列:AD9850,AD9851、可以实现线性调频的 AD9852、两路正交输 出的 AD9854 以及以 DDS 为核心的 QPSK 调制器 AD9853、数字上变频器 AD9856 和 AD9857。 AD9850 是 AD 公司采用先进的 DDS 技术，于 1996 年推出的高集成度 DDS 频率 合成器，它内部包括可编程 DDS 系统、高性能 DAC 及高速比较器，能实现全数字编程21基于 FPGA 的数字调频发射机的研究与设计控制的频率合成器和时钟发生器。接上精密时钟源，AD9850 可产生一个频谱纯净、频 率和相位都可编程控制的模拟正弦波输出。 2)自行设计的基于 FPGA 芯片的解决方案 专用 DDS 芯片的功能和种类比较多，但每种芯片的控制方式固定、价格也比较昂 贵;在充分掌握 DDS 工作原理的基础上，利用 FPGA 可根据需要方便地实现各种调频、 调相和调幅功能的 DDS， 具有良好的灵活性和实用性。 就合成信号质量而言， 专用 DDS 芯片由于采用特定的集成工艺，内部数字信号抖动小，可以输出高质量的模拟信号，设 计中我们使用滤波器、利用信号的对称性扩大 ROM 的存储容量等方法。 FPGA 实现的 DDS 也能输出较高质量的信号，虽然达不到专用 DDS 芯片的水平， 但信号精度误差在使用的允许范围之内。 DDS 技术的实现依赖于高速、 高性能的数字器 件，可编程逻辑器件以其速度高、规模大、可编程，有强大 EDA 软件支持等特性，十 分适合实现 DDS 技术。Altera 的 PLD 具有高性能、高集成度和高性价比的优点，此外 它还提供了功能全面的开发工具和丰富的 IP 核、宏功能库等，获得了广泛的应用。其 产品有多个系列，按照推出的时间先后顺序依次为 Classic 系列、MAX(Multiple Array Matrix)系列、FLEX&Flexible Logic Element Matrix)系列、APEX(Advanced Logic Element Matrix)系列、ACEX 系列、Stratix 系列以及 Cyclone 等。此次设计中，我们采用 Altera 的 FLEX 系列芯片。 FPGA 通常包含三类可编程资源:可编程逻辑功能块(LAB)、可编程 1l0 块和可编程 互连线。 可编程逻辑功能块是实现用户功能的基本单元，它们通常排列成一个阵列，散布于 整个芯片,可编程 I/O 块完成芯片上逻辑与外部封装脚的接口， 常围绕着阵列排列于芯片 四周;可编程内部互连包括各种长度的连线线段和一些可编程连接开关， 它们将各个可编 程逻辑块或 Il0 块连接起来，构成特定功能的电路。每个可编程逻辑功能块((LAB)是由 8 个逻辑单元((LogicalCell.LE)构成，其组成框图如图 4.2： 设计中采用原理图和文本输入,DDS 的基本组成框图见图 4.3，主要由求补模块、累 加器、 取高位地址、 正余弦 ROM 四部分组成， 其中的求补和取高位地址模块采用 VHDL 编程实现后生成相应的 Symbol、 累加和正弦余弦 ROM 模块采用 Max+plusll 正确后生成 软件自带的参数化模块(LPM)构成，定义好输出和输入后，模块采用功能仿真 Symbol，22基于 FPGA 的数字调频发射机的研究与设计然后将模块按照 DDS 原理图组建成一个完整的电路，再次进行功能仿真后生成一个 DDS Symbol。图 4.2 逻辑单元(LE)内部结构图 4.3DDS 基本组成框图23基于 FPGA 的数字调频发射机的研究与设计实际 DDS 电路中，由于计算机的处理带宽有限，所以采一个 FIR 滤波器虑除高频 分量，由于 DDS 完全工作在数字域，其特有的工作方式，导致合成信号的频谱存在很 大的杂散，所以设计中，根据存储波形对称的特点，用 VHDL 语言地址译码模块和数据 校正模块，改进了正弦和余弦 ROM 查表，有效降低了合成频率的杂散;改进后的 DDS 的原理框图如图 4.4。图中除了 A/D,D/A 转换器由硬件电路实现以外，其余的功能模块 都是在 Altera 公司的一片可编程器件 FPGA 里实现;采用自顶向下(UptoDown)的设计模 式，先将 DDS 系统详细的划分成求补模块、FIR 滤波器、累加模块、取高 A 位地址模 块、正余弦地址译码模块、正余弦 ROM 模块、数据校正模块。4.4.2 求补模块此次设计中模数转换器使用的是 AD 公司 AD9283， 该芯片的输入是-0.5v~0.5v 的模 拟信号，输出的是二进制偏移码，与计算机处理的二进制补码形式不一样，需将二进制 偏移码转换成二进制补码，两种码制之间的关系如表 4.5：图 4.4 改进后 DDS 的组成框图24基于 FPGA 的数字调频发射机的研究与设计A/D 输入二进制偏移码计算机补码0.512 0.510 …… 0.008 0.006 0.004 …… -0.002 -0.004 -0.006 ……. -0.508 -0.510 -0.51211 1110 …… 00 01 ……
……. 00 0011 1100 …… 00 01 …… 11 10 …… 00 01表 4.5 偏移码与补码之间的关系由表 4.5 分析可知，AD 输入幅值是正数时，输出的二进制偏移码和二进制补码之 间的关系是:把偏移码的最高位取反，其余位保持不变，即得到相应的二进制补码;输入 负数时，把偏移码的最高位取反，其余位加‘1'，即得到相应的二进制补码;根据这样的 思路，用 VHDL 语言编写了求补程序，编译、仿真成功后生成的相应的求补模块 ((Symbol)，求补程序的结构体部分如下： process(clk) begin if(clk'eventandclk='1’)then25基于 FPGA 的数字调频发射机的研究与设计if ain(7)='1’then bout(7)&=not ain(7); bout(6 downto 0)&=ain(6 downto 0); else bout(7)&=not ain(7); bout(6 downto 0)&=ain(6 downto 0)+&0000001”; 其中：ain 是 ADC 输出的二进制偏移码， bout 是求补后的二进制补码， clk 是 FPGA 的工作时钟，此次设计的参考时钟是 80M。4.4.3 FIR 滤波器模块目前 FIR 滤波器的实现方法有三种：利用单片通用数字滤波器集成电路、DSP 器件 和可编程逻辑器件实现。 单片通用数字滤波器使用方便， 但由于字长和阶数的规格较少， 不能完全满足实际需要。使用 DSP 器件实现虽然简单，但由于程序顺序执行，执行速 度必然不快。FFGA 有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号 处理任务，相对于串行运算为主导的通用 DSP 芯片来说，其并行性和可扩展性更好。 根据需要计算出 FIR 滤波器的系数之后，利用乘法器、加法器和移位寄存器就可以实现 滤波;设计中利用 Altera 公司的参数化模块 LPM_MULT 来实现乘法、LPM_ADD_SUB 模块实现加法、 LPM_SHIFTREG 实现移位寄存。 MATLAB 软件计算 FIR 滤波器的系 用 数的方法如下： 打开 MATLAB 软件后，进入到 DSP 模块中的滤波器设计菜单中，选取数字滤波器 设计，通过选择菜单条上的“FIR”按钮可以进入到 FIR 滤波器设计窗口，选择中选用 Kaiser 窗，窗函数的时域和频域波形如图： 图 4.6 窗函数的时域和频域波形26基于 FPGA 的数字调频发射机的研究与设计图 4.6 窗函数的时域和频域波形图 4.7 Matalb 设计滤波器设计方法当选择了其中任何一个滤波器后，都会出现一个相应的设计窗口，输入滤波器的通 带宽度、过渡频带以及截止频率、滤波器阶数等参数后，Matlba 会自动计算出滤波器系 数，计算结束后滤波器的响应曲线就会显示在屏幕上。 在 Max_plusII 软件中调出乘法模块 LP_MUTL，可实现有符号和无符号乘法，设定 为有符号的乘法， 其中一路输入是常数,用 Matlba 工具计算出 8 阶(N=8)的加窗 FIR 滤波27基于 FPGA 的数字调频发射机的研究与设计器的系数如下，N 为偶数时，FIR 滤波器系数是偶对称的，即，h(n)=h(N-1-n): h(0)=h(7)=0.57， h(1)=h(6)=0.92， h(2)=h(5)=0.90， h(3)=h(4)=0.53， 滤波系数是小于 1 的小数， 不便于用二进制数表示， 所以将系数均乘以 28 =256 扩大 后取整，作为乘法模块的常数输入端： h0'=h7'= hl'=h6'= h2'=h5'= h3'=h4'= 调频发射机要求最大频偏&200KHz，即由：?f max ? '7 F '? (11 ? 12 ? 13 ? 13) ? 2 ? K ? 20MH z ?? 200 KH z 223求出频偏系数 K=6.7，为了用移位实现乘法，取频偏系数 K= 23 =8，该频偏系数可与 滤波器的系数合并，即滤波器系数乘以频偏系数 K 后得到合二为一的系数如下： h047= hl=h6= h2=h5= h3=h4= 设计中共使用了 4 块 LPM_MULT 乘法单元、7 块 LPMADD_SUB 加法单元和 7 块 LPM_SHIFTREG 移位寄存单元;每个乘法单元有两路输入，其中的一路输入设定为上计 算出的系数(h0-h7)，加法单元 LP 犯 ADD_SUB 可以实现有符号和无符号数的加减法， 设定为有符号数加法;移位寄存模块 LPM_SHIFTREG 实现移位缓存， 将输入寄存后输出 到下一级的输入端;这种设计在 Altera 公司的 EPF10K 芯片上进行功能仿真和时序仿真， 结果均达到了预期的要求。如果想更进一步的提高滤波效果，一方面可以增加滤波器的 阶数，另一方面可以增加滤波器系数的位数，以减少舍入误差。28基于 FPGA 的数字调频发射机的研究与设计4.4.4 累加模块累加器由加法器 LPM 一 ADD_SUB 和移位寄存器 LPMeeFF 组成， 设定参数化模块 LPMeeADD_SUB 的输入、输出数据为 24 位带符号数;LPMADDSUB 单元有两路输入， 一路是采样并经过数字滤波后的数据， 另一路是累加器输出数据经过移位寄存器缓冲后 再送入 LPMeeADD_SUB 单元中，这样就实现了对采样值的累加。为了防止累加有符号 数溢出后产生错误，将加法器的进位 overflow 位与求和最高为 sum(23)异或后作为移位 寄存器输入的最高位送入寄存器缓存后，再次送入加法器的输入端;累加生成 24 位的带 符号数。4.4.5 取高 M 位地址模块通常相位累加器的位数 N 都很大，一般取 N=24,32,48 等，实际设计中受到体积和 成本的限制，一般只取累加器输出的高几位作为 ROM 的寻址地址，设计中取累加结果 的高 8(M=8)位来进行查表，也就是说正余弦 ROM 有 28 =256 个寻址地址，取高 8 位地 址用 VHDL 语言实现，程序的结构体部分如下: process(clk) begin if clk'event and clk='1’then hout(7 downto 0)&=cin(23 downto 16); lout(15 downto 0)&=cin(15 downto 0); 其中:cin 是取高位模块的输入，也就是累加器的输出数据， hout 是高 8 位的输出数值，Lout 是剩余的 16 的输出数值， clk 是 FPGA 的工作时钟，此次设计的参考时钟是 80M。4.4.6 正余弦地址译码模块、正余弦 ROM 模块、数据校正模块由于 DDS 采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位舍 入误差， DDS 中为了得到足够高的分辨率， 相位累加器的位数 N 都很大， 一般取 N=32,4829基于 FPGA 的数字调频发射机的研究与设计等，但受到体积和成本的限制，即使采用最先进的存储方法，ROM 容量也是有限的， 远远小于 2 N ，因此只能取累加器的高 M 位作为 ROM 的地址，这就引入了相位舍入误 差;幅度量化误差： 一个模拟信号的采样幅值理论上只能用一个无限字长的二进制代码才 可以表示，由于 ROM 的存储能力有限，实际是用有限的 S 位代码近似信号幅值，这就 产生了幅度量化误差：器件误差:DAC 和 LPF 器件有限的分辨率、非线性特性、转换时 出现的毛刺;由此可见，实际的 DDS 系统由于其本身独特的工作方式导致了大量无法避 免的杂散分量，这些杂散分量分布在 DDS 系统的各个部分。由以上分析可知，DDS 由 于其本身独特的工作方式导致了大量无法避免的杂散分量，这些杂散分布在 DDS 的各 个部分，见图 4.8,图 4.8 DDS 杂散产生及分布图注： e p (n) ：相位舍位误差， eT (n) ：幅值量化误差， e DA (n) ：D/A 转换误差。 相位舍位误差，量化误差、DAC 误差主要都是由于器件的非理想特性产生的，我 们可以改善器件的物理结构，使之尽量接近理想特性，比如:减少相位舍位、增加 ROM 存储数据的位数、提高 DAC 的分辨率、加入扰码来破坏杂散周期性等，可以降低输出 杂散。 上述每种方法都有其一定的局限性，比如，减少相位舍位、增加数据位数会占用更 多的资源:采用高分辨率的 DAC 器件，会增加成本，加入扰码，系统会变得很复杂，我 们在使用 FPGA 设计 DDS 时，利用存储波形的奇偶对称特性，用 VHDL 语言结合 Max_plusII 软件设计出地址译码模块和输出校正模块，采用 8： 比例压缩 ROM 中存储 1 的波形的数据，具体思路如下:DDS 相位累加的结果可正可负，也就是正弦、余弦 ROM 的寻址地址有正有负，ROM 中存储的是 ?2? ~ 0 ~ 2? 二两个周期的正弦(以正弦采样为 例)采样值(见图 4.9 中以 sint，为 Y 轴的坐标)：30基于 FPGA 的数字调频发射机的研究与设计图 4.9 ROM 压缩原理图正弦函数是以 2 二为周期的，为了便于地址编码，将纵轴平移至以 Sin(t)为幅度值 的坐标处，将横轴平移至以 t 为时间轴的坐标，也就是我们需要存储的数据是 0 ~ 4? 两 个周期的正弦采样值，同时将时间轴向下正弦图形的最低点处，便于正弦信号幅值采样 编码后存储在 ROM 中，也就是 ROM 中存储的数值是从最小值处 00~最大值 FF 处，设 计中，地址寻址和幅度值均设为 8 位的，压缩前 0 ~ 4? 两个周期内只能采样 28 =256 个 点，量化误差较大。根据正弦信号周期对称的特点，把 0 ~ 4? 的信号均匀分成 8 段(见 图中，分别编号为①~⑧)，对段①内，也就是把正弦信号 0 ~?2周期内进行 28 =256 次采样，把这些采样值存入正弦 ROM 中。根据分析知，段②~段⑧内正弦信号的幅值与段 ①内正弦信号幅值有密切的关系(为说明方便，8 段的地址编号分别为 addr①,addr ②......addr.;每段信号的幅值编号分别为 data,data(2)......data⑧);DDS 的正弦 ROM 查找表 里只需存储正弦信号第一段地址 0 ~?2内的 256 个采样值，其余段可根据与第一段地址和幅值的关系， 进行地址译码和输出校正就可以间接查出?2~ 4? 周期内的正弦信号的采样值， 这样整个 ROM 的寻址范围可以扩大到 28 ? 8 ? 211 ? 2048 ， 也就是相当于累加器的 相位舍位减少了 3bit，由原来的 8 位寻址变为 11 位寻址。 利用 VHDL 语言编写译码程序的结构体如下: process(clk) begin if(clk'eventandclk='1’)then ifaddrin&&&31基于 FPGA 的数字调频发射机的研究与设计thenaddrout&= adset&='0; elsifaddrin&=&&andaddrin&&& thenaddrout&= adset&--'0; elsifaddrin&=&&andaddrin&&& thenaddrout&=addrin-&&; adset&='1’; elsifaddrin&=&&andaddrin&&& thenaddrout&=&&- adset&='1’; elsifaddrin&=&&andaddrin&&1O& thenaddrout&=addrin-&&; adset&='0'; elsifaddrin&=&&andaddrin&&1I& thenaddrout&=&I&- adset&='0'; elsifaddrin&=&I&andaddrin&&& thenaddrout&=addrin-&1I&; adset&='l’; elseaddrout&=&11I11111I1I&-addrin+'1’;adset&='1; 其中：ddrin 是地址译码模块的输入，也就是累加器输出取其高 8 位地址后的数据。 addrout 是经过译码后的地址数据，adset 是输出调整控制位;该位根据其余段与段①的关 系，生成的一个控制字，clk 是 FPGA 的工作时钟。 地 址 译 码 模 块 在 调 整 地 址 范 围 的 同 时 还 设 定 一 个 输 出 调 整 控 制 位 adset ， 第32基于 FPGA 的数字调频发射机的研究与设计N(N=2,3....8)段的地址调整到第一段地址的范围内后查表得到一些数据，若查表得到的 结果与第 N 段地址相对应的波形幅值编码一致，就设定 adset=&0&，如果不一致，需要 根据对称关系调整，就设定 adset&I&，查表数据和调整控制字一并输入给数据调整模块， ROM 为 8 位，FF 代表最大幅值： 当 adset=&0'’时，sinweout= adset=&I”时，sinout='FF'- 其中:sinout 是查正弦 ROM 表得到的幅度值， lpout 是段①地址对应的正弦信号的幅度值。 这次设计在 Aletar 公司的 EPF1OK 芯片上得到验证，利用 Agielnt 公司的频谱仪测 试结果表明:在不增加现有芯片资源的情况下， 这种简单的压缩方法， 有效的降低了 DDS 输出频谱的杂散，若对存储在 ROM 中的波形采用 8:1 的比例压缩，相当于把 RoM 存储 容量扩大了 8 倍，也就是相当于减少 3(23=8)位相位舍位，在系统资源日趋紧张的情况 下，这是一种简单易行、行之有效的方法。存储波形的 RoM 调用参数化元件 PIm--rom 实现， 其中的 LPN--[FILE 的文件*.mfi 是一个存放波形幅值的文件， Matlba 软件编程 用 计算出一个周期内正余弦信号的 256 个采样值，转换成 16 进制数后按照地址 1:数据 1; 地址 2:数据 2;??的格式存储后生成一个*.mfi 文件，并在调用参数化元件 lpm-rom 时 指定存储该文件的路径即可。根据上述改进 ROM 存储的方法，我们在标准正弦函数的0~?4内采样 256 个点，这 256 个取样值是介于 0-2 之间的小数数值，为了便于转换成12 位的二进制数后生成*.mif 文件，对其每个采样值均乘以 212，扩大成 000-FFF 之间 的数，但是考虑到这样最大采样值 2 ? 212 ? 4096 存储时会产生溢出而变成 000，这样会1 产生最大的误差，因此修改扩大系数为 (212 ? 1) ? 2047.5 。就可实现正确的存储数据。 2此次设计中， 利用幅值的对称性， VHDL 语言编写了地址译码模块和输出数据校正模 用 块，使压缩比达到 8:1，有效的提高了合成频率的质量，也相当于节省 7 / 8 的资源。4.5 PLL 电路实现数字调制发射机中，由 DDS 生成了低频的基带信号，低频的信号不便于无线传输， 需要将其调制到高频载波上，实现有效的无线通信。锁相环用来产生高稳定度、高精度33基于 FPGA 的数字调频发射机的研究与设计的载波。锁相环路由双模分频器 MC12034、锁相环频率合成芯片 MC145152,,压控振荡 器 HE725、放大器 OP27A 四部分组成： 1)双模分频器 MC12034 的内部结构如图 4.12：图 4.12 双模分频器的内部结构图MC12034 有*32/33 和*64/65 两种分频模式， 由管脚 SW 和管脚 MC 来设定， 模式设 定如表 4.2('1’代表接 V,},`0’代表断开):此次设计中，使用 64/65 分频比，所以芯片的 管脚 SW 悬空，把模式控制字接入管脚 MC 来控制分频器的分频比。 2)频率合成芯片 MC145152 的内部结构和管脚分布如下图 4.13 和图 4.14:图 4.13 锁相频率合成芯片 MC145152 内部结构图它有一个 6 位的计数器 A、 一个 10 位的计数器 N， 根据合成频率来设定这两个计数 器计数初值， 位的内部分频比控制端 RAZ,RAI,RA。 3 确定了 8 种内部分频比， 见表 4.3：34基于 FPGA 的数字调频发射机的研究与设计表 4.4 分频比控制图 4.1.4MC145152 芯片的管脚MC 是双模分频比控制输出端，该信号送入双模分频器 MC12034 的 MC 控制端。 当 MC 为低电平时，分频比是 ? 65，计数器 A 与计数器 N 开始从初始值进行减法计数 (N&A)，当计数器 A 计数到‘O’时，MC 变为高电平，计数器 N 继续计数，再进行(N 一 A)次计数后，计数器 N 也计数到‘O’ ，MC 再次变为低电平，计数器 A 与计数器 N 恢复为初始值，开始下一个周期的计数，在一个完整的周期内，锁相环路输出的周期数 (分频比)为：NT ? ( P ? 1) A ? P( N ? A) ? PN ? A(4.2)35基于 FPGA 的数字调频发射机的研究与设计PLL 计数器 N 和计数器 A 初始值计算： 设定 RA2 RA1RA0 ? 001，也就是设定频率合成芯片的内部分频为 64，锁相环路的工作频 率 f ? 8MHz ，则频率合成器的参考频率：fr ? f 8M ? ? 125 KHz 61 64(4.3)遥测发射机要求载波信号的中心频率为 2231.5MHz，所以锁相环路的总的分频比为：M? 2231.5MHz 2231.5MHz ? ? 17852 fr 125KHz(4.4)根据双模分频器的的分频比公式： M ? PN ? A (其中 P=64)得: 17852=64N+A 分析可以得到: N=27=01 B A=60=111100B 把计算的初值通过 FPGA 写入 MC145152 芯片内，经锁相环频率合成后得到中 心频率为 2231.SMHz 的高频载波信号; 3)0P27A 是低噪、高精度、高速度的放大器，用来将鉴相器输出的小电压信号放大后送 入压控振荡器 VCO 中，用来控制输出频率的变化。其管脚分布见图 4.15: (4.6) (4.7) (4.5)图 4.1.5 0P27A 放大器管脚分布HE725 是双输出、双电压控制端的压控振荡器，两个电压输入端，一个是控制 电压粗调端，另一个是控制电压细调端，其输出频率受到控制电压的控制，可选的频率 范 围 是 250MHz~~300000MHz ， 粗 调 带 宽 范 围 是 加 20%~~50% ， 细 调 带 宽 范 围 是 1%~~5%，主路输出即为频率为 2231.5MHz 的高频载波，送入 I/Q 调制器的本振源输入 端，副路输出送入双模分频器的参考频率输入端，锁相环电路实现原理图如下图 4.16：36基于 FPGA 的数字调频发射机的研究与设计图 4.16 锁相环原理图图 4.17 中心频率为 2213.5 的载波频谱根据遥测系统的要求，锁相环回路 PLL 合成的中心频率为 2231.5MHz 的高频载波的频 谱如图 4.17，合成信号有很高的精度和稳定度，完全符合遥测系统的要求。4.6 单边带调制电路幅度调制用 AD 公司的 I/Q 调制器 AD8346 芯片实现，它是一款高性能、调制频带 为 0.8GHz~~2.5GHz，主要由本振源、混频器、v 一 I 转换器、差分信号一单边带信号转 换器组成，其内部结构及管脚分布如图 4.18：37基于 FPGA 的数字调频发射机的研究与设计图 4.18 AD8346 内部结构图图 4.19 AD8346 管脚分布图当给 DDS 输入一个常量时，DDS 合成频率单一的波形，合成的信号送入 I/Q 调制 器，实现了正弦信号的幅度调制，频谱图中包括载波和携带信息的上边带和下边带。调 制波的频谱如图 4.20。当任意波形的调制信号输入 DDS 实现基带调频后，再经过 FQ38基于 FPGA 的数字调频发射机的研究与设计调制器实现信号频谱搬移后输出，利用频谱仪测量的调频波频谱如图 4.21：图 4.20 单频波的调频信号频谱图图 4.21 调频波的频谱图39基于 FPGA 的数字调频发射机的研究与设计第五章 总结5.1 结论数字调制式发射机具有许多优点， FPGA 为核心设计数字调制式发射机可以实现 以 重组调制、兼容各种调制方式、调制频率可变、频偏可调，合理充分地利用了频率资源， 同时在实际的应用中还可以与采编器合并，有很强的可扩展性。 数字化是电子设计技术的发展趋势。数字通信具有抗干扰能力强、传输可靠性高、 便于进行数字信号的存储和处理、易于集成化和微型化等优点。数字化发射机具有工作 稳定可靠，功能齐全、参数可编程，体积小的特点；随着微波集成电路和超大规模数字 门阵列的发展， 数字调制发射机比先前的产品的性能又可以得到大幅度提高而且体积更 小、成本更低，具有较广阔的应用前景。5.2 需要进一步研究的问题1)此次设计中，为了达到与 FPGA 工作时钟相同的采样率，选取的模数转换芯片采样率 为 80MHz，实际的应用中，因为 FPGA 对数字信号的处理需要一定的时间。所以 A／D 的采样率可以低于 FPGA 的工作时钟，这样选择采样率较低的模数转换芯片，可以有效 的降低成本。 这只是理论上的分析， 没有在实际的设计中降低 A／D 的采样率得到验证， 有待于今后对此进一步的探讨和分析。 2)采用 FPGA 实现的直接数字频率合成器 DDS 具有很强的灵活性，将输入信号的幅值 采样值作为地址进行查表就实现了调幅／调相， 将输入信号的幅值采样值进行累加后作 为地址进行查表就实现了调频；对输入信号进行简单的处理就可以实现调频、调相、调 幅及三种调制方式的组合模式，此次设计由于时间限制，只实现了调频，在今后的研究 中，需要考滤如何实现其他的调制方式。 3)此次设计中实现了 DDS、FIR 滤波器及各个部分的时钟控制。由于选用的 FPGA 资源 的限制，FIR 滤波器的滤波阶数只有 8 阶，整个系统的处理带宽不高，今后可选用规模 更大、内核中嵌入了 DSP Block 的 FPGA 器件，以实现高速、高精度的数字处理，提高 系统的处理带宽。40基于 FPGA 的数字调频发射机的研究与设计4)对于锬相环 PLL 部分，内核中嵌入 PLL 的 FPOA 器件，如 Cyclone II 等，不用分立的 器件来构成锁相环路，这样可以进一步提高载波信号的精度及减小整个发射系统的尺 寸。41基于 FPGA 的数字调频发射机的研究与设计参考文献【l】曹志刚，钱亚生．现代通信原理．清华大学出版社，1992年。 【2】胡广书著．数字信号处理一理论、算法与研究．清华大学出版社，1997年。 【3】杨小牛，楼才义，徐建良．软件无线电原理与应用．电子工业出版社2001年。 【4】潘松，黄继业．EDA技术与VHDL[M]．清华大学出版社，2006年。 【5】武明，武颍．调频发射机的数字化实现．第十二届全国遥测遥控技术年会论文集。 【6】曾兴雯等．高频电路原理与分析(第三版)．西安电子科技大学出版社，2002年。 【7】陈亚勇等．MATLAB信号处理详解．人民邮电出版社，2001年。 【8】张志涌．Matlab 6．5版．北京航空航天大学出版社，2003年。 【9】刘宝琴．数字电路与系统．北京：清华大学出版社，1998年。 【10】韩军功，王家礼．DDS频谱分析及一种新型改善方法。西安电子科技大学学报， 2001年。 【11】张厥盛，曹丽娜．锁相与频率合成技术．西安：电子科技大学出版社，1999 【12】安建平DDS／PLL频率合成技术的研究。 【13】褚人乾，蒋兴才，廖湘平．直接数字式频率合成器(DDS)的频谱及其改善方法， 通信对抗。 【14】陈德志，王本龙．直接数字频率合成技术实现调频．电讯技术，1998(4)。 【15】昂志敏，尹华锐，朱近康．基于软件无线电的数字调制解调算法移动通信通信技 术。 【16】MeCammon. K. Alcohol-Related Motor Vehicle Crashes.Deterrence and Intervention [J]. Ann Emer Med, ) : 415-42242基于 FPGA 的数字调频发射机的研究与设计致谢经过半年多的时间，论文工作即将结束。在论文的设计和写作过程中，我得到了很 多来自老师、同学以及朋友们的帮助，同时还有家人无微不至的关怀和支持，在此，向 他们表示最衷心的感谢。 首先要特别感谢的是我的指导老师叶华老师， 她严谨的科学态度， 踏实的工作作风， 平易近人的处事风范，深深影响着同门各届学子。在论文的选题和设计过程中，他都给 予了细心的指导， 使我受益匪浅。 在他各方面的悉心指导和教育下， 我这半年多的学习， 生活也过得特别有意义，得到了各方面科学技术知识，同时在生活中做人做事的作风也 得到了进一步的提高，使我在今后的工作学习生活中更加有信心，踏实严谨的做好每一 件事。 其次要感谢的是的同学们，他们在各方面对我的帮助也是不可或缺的，在学习过程 中，大家的互相帮助和交流总是让我受益匪浅。谢谢你们对我一直以来对我的帮助和支 持，与大家度过的这一段美好和谐的时光我将永生难忘。 最后是感谢远方时刻关心我和支持我的家人朋友们，是你们的爱和无私的付出，才 有今天的我，也正是你们的不断鼓励和支持，我才有信心和勇气排除一切困难，解决各 方面问题，顺利完成学业。43
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