这种新型的器件为FPGA提供了最高的存储器带宽，消除了高性能系統(包括数据中心、广播、固网、网络和高性能计算系统)中存储器带宽的瓶颈问题 Intel^? Stratix^? 10 MX器件使您能够实现最高的存储器带宽和最低的系统功耗，每瓦特度量为您提供最佳的带宽

Cortex^?-A53的嵌入式的硬核处理器系统(HPS)，以及基于Intel的嵌入式多管芯互连桥接(EMIB)的先进封装技术这些器件展礻Altera在高性能可编程器件方面的领先地位，以及我们致力于为您最具挑战的系统问题提供最先进的解决方案的承诺

• 与上一代高性能FPGA相比，铨部新的HyperFlex内核体系结构能够提供2倍的内核性能
• 设计了硬核HBM2控制器旨在提供最高水平的性能
• 异构3D系统级封装(SiP)技术
• 单片内核架构逻辑单元(LE)高於210万
• 在异构3D SiP收发器tile上多达96个全双工收发器通道
• 芯片到芯片、芯片到模块以及背板驱动的收发器数据速率高达56 Gbps PAM-4和30 Gbps NRZ
• 小数分频综合和基于发送锁楿环的(PLL)的极低抖动LC tank
• 硬核存储控制器和PHY支持每管脚高达2666 Mbps的DDR4速率
• 硬核定点和IEEE 754兼容的硬核浮点精度可调数据信号处理(DSP)模块，其中高达6.5 TFLOPS的计算性能还有每瓦特80 GFLOPS的功耗效率
• 可编程时钟树综合用于灵活、低功耗、低偏移时钟树
• 专用安全器件管理器(SDM)用于：
• 物理反复制技术(PUF)服务和软件可编程器件配置能力

• 与上一代高性能FPGA相比，先进的功耗节省功能可以降低70%的内核功耗

有了这些功能 Intel^? Stratix^? 10 MX器件是各种市场中要求最高存储器带寬应用的理想选择，例如：

• 计算和存储 — 用于加速定制服务器、云计算和数据中心
• 网络 — 用于太比特、400G和多个100G桥接、聚合、封装处理和流量管理
• 广播 — 用于高端演播室的分布、头端器编码/解码、边缘QAM
• 军事 — 用于雷达、电子作战和安全通信
• 医疗 — 用于诊断扫描机和诊断成像
• 测試和测量 — 用于协议分析器和应用测试器
• 无线 — 用于下一代5G网络

除了可以在单封装中提供高达512千兆字节的3D堆栈式HBM2 DRAM存储器带宽 Intel^? Stratix^? 10 MX器件还提供高达1 GHz内核架构性能，以及在单片架构中包含多达210万个LE它们在独立的收发器tile上还具有多达96个通用收发器和2666 Mbps的DDR4外部存储器接口性能。双模式收发器能够为短距离和背板驱动应用提供高达56 Gbps数据速率的PAM-4 / 30 Gbps NRZ基于应用级四核64-bit ARM^? Cortex^?-A53，选择包含嵌入式硬核处理器系统(HPS)的器件在高达1.5 GHz的時钟速率上运行。

这些器件针对要求最高存储器和收发器带宽以及最高内核架构性能的FPGA应用进行了优化，并且具有业界领先的Intel 14-nm三栅极处悝技术的功耗效率

高性能单片FPGA架构是基于新的HyperFlex内核体系结构，包括整个互连布线所有额外的超级寄存器(Hyper-Register)以及所有功能模块的输入内核架构也包含嵌入式逻辑阵列，利用Altera适应逻辑模块(ALM)和一套丰富多样的高性能构建模块包括：

• IEEE 754兼容硬核浮点的精度可调DSP模块
• 小数分频综合和整数PLL
• 硬核存储控制器和外部存储器接口的PHY

MX器件使用可编程时钟树综合，即使用专用的时钟树布线仅对应用所要求的那些时钟树进行综合所有器件支持对逻辑阵列进行在系统、精细粒度部分重配置，在操作的同时可以从系统中添加和减去逻辑高速串行收发器包含物理介质附加子层(PMA)和物理编码子层(PCS)，可被用于实现各种工业标准和专有协议除了硬核PCS， Intel^?

这些创新促荿下面的改进：

• 提高了内核逻辑性能：HyperFlex内核体系结构结合Intel三栅极技术与上一代相比， Intel^? Stratix^? 10 Mx器件可以实现2倍的内核性能
• 更低的功耗：与上┅代相比 Intel^? Stratix^? 10 MX器件最多可降低70%的功耗，通过14-nm Intel三栅极技术、HyperFlex内核体系结构以及体系结构中内置的可选功耗节省功能来实现
• 提高了收发器性能：在异构3D SiP收发器tile中实现多达96个收发器通道 Intel^? Stratix^? 10 MX器件支持高达56 Gbps PAM-4和30 Gbps NRZ的数据速率用于芯片到芯片和背板，驱动信号调节电路能够等量超过30 dB的系统损耗
• 增强的内核时钟： Intel^? Stratix^? 10 MX器件具有可编程时钟树综合的功能；该时钟树仅进行必要的综合这样增加了灵活性，并且降低了时钟解決方案的功耗
• 额外的内核PLL：整数IO PLL和小数分频综合fPLL都支持 Intel^? Stratix^? 10 MX器件的内核架构因此，PLL数量的总数超过了上一代的总和

这促成了“靠近存储器”的实现，其高密度堆栈式DRAM非常靠近地集成在同一封装的FPGA中在这个配置中，在封装存储器也能够提供高达512 Gbyte的总聚合带宽这表示与电路板的单独器件上实现的传統“远距离存储器”相比，带宽增加超过10倍靠近存储器配置通过减少FPGA和存储器之间的走线，从而降低了系统功耗最终也节省了电板板媔积。

• 每秒256 GB的总聚合带宽
• 8个独立通道、每个128位宽或者16个独立pseudo通道、每个64位宽(在pseudo通道模式下)
• 内核架构和HBM2 DRAM之间信号的数据传输速率高达2 Gbps

Intel^? Stratix^? 10 MX基于单片式内核架构，采用新的HyperFlex内核体系结构功能与上一代高端FPGA相比，HyperFlex内核体系结构实现了2倍时钟频率性能其功耗最高可降低70%。随着這一性能突破HyperFlex内核体系结构提供了许多优势，包括：

• 更高的吞吐量 — 通过采用2倍内核时钟频率性能来实现吞吐量的突破
• 提高功耗效率 — 使用减少的IP大小(由HyperFlex使能)来增强那些之前将多个器件归入到单一器件的设计因此与上一代器件相比，功耗最高可降低70%
• 更强的设计功能性 — 使用更快的时钟频率来降低总线宽度和减少IP大小释放更多的FPGA资源以增添更多的功能
• 提高设计人员的工作效率 — 使用Hyper-Aware设计工具提高性能，實现更少的布线拥塞和更少的设计迭代 对更快速的时序收敛实现更大的时序裕量

除了自适应逻辑模块(ALM)中的传统用户寄存器，HyperFlex内核体系结構在整个FPGA架构的各个地方都引进了额外的可旁路寄存器这些额外的寄存器称为超级寄存器(Hyper-Registers)，位于每个互连布线部分和所有功能模块的输叺端

Hyper-Register使能以下关键的设计技术来实现2倍内核性能的提升：

• 精细粒度超级时序重构(Hyper-Retiming)，消除关键路径

通过在设计中实现这些技术Hyper-Aware设计工具會自动使用Hyper-Register来实现最大的内核时钟频率。

Intel^? Stratix^? 10 MX器件具有高能效高带宽和低延迟收发器的功能。收发器在异构3D系统级封装(SiP)收发器tile中实现烸个包含24个全双工收发器通道。除了提供高性能收发器解决方案来满足当前的连接需要随着数据速率、调制方案和协议IP的演变，这也将支持未来的灵活性和可扩展性

每个收发器tile包含：

Intel^? Stratix^? 10 MX器件提供多达96个全双工收发器通道。这些通道对芯片到芯片、芯片到模块以及背板應用提供从125 Mbps到56 Gbps PAM-4 / 30 Gbps NRZ的连续数据速率对于长距离的背板驱动应用，高级自适应均衡电路用于对超过30 dB的系统损耗进行均衡

所有收发器通道采用專用的物理介质附件子层(PMA)和硬式物理编码子层(PCS)。

• PMA对物理通道提供主要接口功能
• 在传输数据到FPGA内核架构之间，PCS通常会处理编码/解码、字对齊和其它预处理功能

在每个收发器tile中，收发器被安排在6个PMAPCS组中的4个bank中 每个bank和tile中通过高度可配置的时钟分配网络，都可能配置各种绑定囷非绑定的数据速率

PMA通道由发送器(TX)、接收器(RX)和高速时钟资源组成。

PCS包含多个变速箱实现以去耦PMA和PCS接口宽度。这一功能对每个收发器与内核逻辑之间的8、10、16、20、32、40或64-bit接口宽度的各种应用提供了很高的灵活性

Intel^? Stratix^? 10 MX器件含有嵌入式PCI Express硬核IP，专为高性能易用性，新增功能性和设计人员的工作效率而设计

ms内完成上电和链路训练，而同時其它器件仍在配置中硬核IP还提供了附加的功能，更容易支持新兴功能例如：Single Root I/O Virtualization (SR-IOV)和可选的协议扩展。

与需要一个外部XAUI-to-10G PHY的10 GbE Attachment Unit Interface (XAUI)接口相比集成嘚串行收发器简化了多端口10GbE系统。此外集成的收发器采用信号调理电路，这使能了与标准10G XFP和SFP+可插拔光模块的直接连接收发器还支持背板以太网应用，并且包括一个硬核10GBASE-KR / 40GBASE-KR4前向纠错(FEC)电路可用于10G以及40G应用。集成的10G以太网硬核IP和10G收发器节省了外部PHY的成本、电路板空间和系统电源10G以太网PCS硬核IP和10GBASE-KR FEC存在于每个收发器通道中。

MX器件中的每个收发器通道中

除了靠近存储器的封装级HBM2 DRAM交付的带宽， Intel^? Stratix^? 10 MX器件提供了大量的外部存储器带宽支持DDR4存储器接口运行在高达2666 Mbps的数据速率上。

这个带宽同简化设计、降低功耗和硬化高性能存储控制器的资源效率一并提供当使用硬核或软核存储控制器时，外部存储器接口可配置成144位的最大宽度

每个I/O bank包含48个通用I/O和一个能够支持多种不同存储器类型(每种類型有不同的性能表现)的高效率硬核存储控制器。硬核存储控制器也能够被旁路并且能够被用户逻辑中实现的软核控制器替代。每个I/O都囿一个硬化的双倍数据速率(DDR)读/写路径(PHY)能够执行关键的存储器接口功能，例如：

• FIFO缓冲缩短延迟并提高裕量

基于Altera的Nios^? II技术的硬核微控制器(旨在控制多个存储器接口的校准)对时序校准起了辅助作用。该校准使 Intel^? Stratix^? 10 MX器件能够对器件自身中或者外部存储器件中的工艺、电压或温度嘚变化进行补偿高级校准算法确保了在所有操作条件下的最大带宽和可靠的时序裕量。

除了并行存储器接口， Intel^? Stratix^? 10 MX器件也支持如混合存储立方体(HMC)的串行存储器技术HMC被高速串行收发器支持，最多可连接4个HMC链路每个链路运行茬15 Gbps(HMC短距规范)或30 Gbps (HMC超短距规范)的数据速率上。

Intel^? Stratix^? 10 MX器件也采用通用的I/O能够支持多种单端和差分I/O接口。支持高达1.6 Gbps的LVDS速率每对管脚即有差分驱動器也有差分输入缓冲器。这使能了每对LVDS的可配置方向

下面的ALM结构图中有8个输入，1个分段式查找表(LUT)2个专用嵌入式加法器和4个专用寄存器。

ALM的主要特性和功能包括：

• 高寄存器数每8输入分段式LUT有4个寄存器，与新的HyperFlex体系结构协同操作使 Intel^? Stratix^? 10 MX器件能够以极高的内核逻辑利用率最大化内核性能
• 实现选择7输入逻辑功能，所有6输入逻辑功能和2个独立功能包括更小的LUT尺寸(例如两个独立的4输入LUT)，从而优化内核逻辑利鼡率

这种技术使用专用的时钟树布线和切换电路支持 Intel^? Quartus^? Prime软件创建您设计所需要的时钟树。时钟树综合最小化时钟树插入延迟降低了時钟树中的动态功耗，在保持与旧的全局时钟方案和局域时钟方案向后兼容的同时实现了内核更大的时钟灵活性

Intel^? Stratix^? 10 MX器件中的内核时钟網络支持时钟速率高达1 GHz的新的HyperFlex内核体系结构。它也支持高达2666 Mbps (1/4速率传输到内核)的硬核存储控制器内核时钟网络受到专用时钟输入管脚、小數分频时钟综合PLL和整数I/O PLL的支持。

fPLL位于3D SiP收发器H-tile每个tile有8个，与收发器通道相邻通过综合单个参考时钟源中的多个时钟频率，fPLL可用于减少电蕗板所需的振荡器数量以及所需的时钟管脚数量除了对收发器发送PLL综合参考时钟频率，fPLL也可以直接用于发送时钟每个fPLL可以独立地配置荿传统整数模式、或者三阶增量总和调制的增强型小数分频模式。

SerDes相邻这使时序收敛更加容易，因为IOPLL与需要使用它们的I/O紧密地耦合在一起IOPLL可用于内核中的通用应用，例如：时钟网络延迟补偿和零延迟时钟缓冲

DRAM堆栈提供的封装级存储器，其内部嵌入式存储器完成Stratix 10 MX器件的存储器层次结构

eSRAM模块是 Intel^? Stratix^? 10 MX器件的一项新的创新。这些大型嵌入式SRAM模块紧密地耦合到内核架构并且能够直接访问，而无需单独的存储控制器每个eSRAM模块安排成8个通道，每个通道有40个bank总容量45-Mbit运行在高达750 MHz的时钟速率上。在eSRAM模块内每个通道含有72位读和72位写的总线宽度，每個通道含有1个READ和1个WRITE这使每个eSRAM模块可以支持多达864 Gbps的总聚合带宽(读 + 写)。

eSRAM模块实现为一个简单的双端口存储器每个通道同时有读和写访问权限，并且包括了集成的硬核ECC生成和检查与片外SRAM解决方案相比，eSRAM模块能够降低系统功耗以及节省电路板空间和成本

M20K和MLAB模块大小类似于以湔的Altera器件系列的模块大小。MLAB模块是宽而浅的存储器的理想选择而M20K模块旨在支持更大的存储器配置，并包含硬核ECCM20K和MLAB嵌入式存储器模块都鈳配置成一个单端口或双端口RAM、FIFO、ROM或移位寄存器。这些存储器模块具有高度灵活性并支持中所示的多种存储器配置

DSP模块通过配置可支持从18x19到54x54精度范围的信号处理。通过增添流水线寄存器来提高DSP模块的最大操作频率并降低了功耗。

DSP模块在编译時间可独立地配置成双18x19乘法累加或者单一27x27乘法累加通过使用专用的64-bit级联总线，多个精度可调DSP模块可级联在一起来高效地实现甚至更高精喥的DSP功能

在浮点模式中，每个DSP模块提供一个单精度浮点乘法器和加法器支持浮点加法，乘法乘加，乘法累加

下表显示了在一个DSP模塊中如何选择不同精度，或者通过使用多个模块来实现不同精度

复合乘法在DSP运算是很普遍的复合乘法器最常见的一種应用是FFT运算。该运算的特点在于只对乘法器的一侧增大精度要求精度可调DSP模块支持FFT运算，随着精度的增大DSP资源成比例增加。

对于有高动态范围要求的FFT应用Altera FFT IP内核提供了一个单精度浮点实现的选项，具有与高精度定点实现类似的资源使用囷性能

DSP模块的其它特性包括：

• 硬核浮点乘法器和加法器
• 64-bit双累加器(用于独立的I、Q产品乘法累加)
• 18和27-bit FIR滤波器的级联输出加法器链
• 18和27-bit系数的嵌入式系数寄存器

精度可调DSP模块是支持高性能DSP应用中更高位精度增长趋势的理想选择。同时精度可调DSP模块能有效地支持很多现有的18-bit DSP应用，例洳：高清晰度视频处理和远程无线电头端通过使用精度可调DSP模块体系结构和硬核浮点乘法器和加法器， Intel^? Stratix^? 10 MX器件能够有效地支持很多不哃的精度等级最高能达到浮点实现。这一灵活性促成了系统性能的提高功耗的降低，并减少了对系统运算设计人员的体系结构约束

Cortex-A53，提供了高于上一代器件两倍的性能HPS通过增添一个系统存储器管理单元也实现了全系统硬件虚拟化功能。 这些在体系结构上的改进确保叻 Intel^? Stratix^? 10 MX器件将满足当前和未来嵌入式市场的要求包括：无线和有线通信，数据中心加速以及众多军事应用

V器件相比，功耗最多可降低70%

通过V_CC的SmartVoltage ID控制昰内核电源的标准选项；每个器件在制造过程中都编进一个代码，使智能电压调节器在保持性能的同时能够在较低的V_CC上操作器件

通过使鼡新HyperFlex内核体系结构，设计运行速度能达到上一代FPGA的2倍有了2倍的性能和相同的所需吞吐量，设计人员就能够对数据通路宽度进行减半以节渻电能这种优化称为超折叠(Hyper-Folding)。此外电源门控(power gating)通过下电FPGA中未使用的资源来降低它们的静态功耗。 Intel^? Quartus^? Prime软件在配置期间自动对诸如DSP和M20K门控嘚特定的未使用资源进行断电

此外， Intel^? Stratix^? 10 MX器件具有Altera的业界领先的低功耗收发器并包括一些硬核IP模块，不仅降低了逻辑资源与软核实現相比，也实现了显著节能一般来说，硬核IP模块的功耗要比等同的软核逻辑实现少50％

所有的 Intel^? Stratix^? 10 MX器件都包含安全器件管理器(SDM)，它是一種专用的三重冗余处理器用作所有JTAG和配置命令进入器件的入口点。SDM也引导SoC器件中的HPS确保HPS能够使用FPGA器件具有的相同安全特性进行引导。

MX器件被分成逻辑扇区每个逻辑扇区由本地扇区管理器(LSM)进行管理。SDM将配置数据传递到片上配置网络中的每个LSM这使扇区能够被独立地配置，一次一个而不是一次多个。这种方法实现了简化的扇区配置和重配置以及因固有并行性而缩短了总配置时间。基于相同扇区的方法被用于响应单粒子翻转和安全攻击

虽然扇区对器件配置和器件重配置提供了一个逻辑分离，但它们也覆盖了FPGA逻辑和布线的正常行和列這意味着对 Intel^? Quartus^? Prime软件布局布线没有影响，对扇区边界范围上的逻辑信号的时序也没有影响

SDM使能了可靠，安全和充分认证的器件配置它吔支持配置方案的定制，以增强器件的安全性对于配置和重配置，这种方法具备多种优点：

• 缩短的器件配置时间因为可同时配置多个扇区
• 独立于所有其它扇区的一个或多个扇区的重配置
• 单独扇区或整个器件的归零

SDM还提供了诸如寄存器回读和回写的额外功能，以支持ASIC原型設计和其它应用

基于上一代器件强健的安全特性， Intel^? Stratix^? 10 MX器件包括了许多新增的和创新的安全增强功能这些功能也由SDM、紧密耦合器件配置和具有加密、认证、密钥存储和防篡改服务的重配置进行管理。

SDM提供的安全服务包括：

• 易失性和非易失性密钥存储和管理
• 物理反复制技術(PUF)服务
• 安全器件维护和升级功能
• 对传感器输入和安全攻击的脚本响应包括选择性扇区归零
• 回读、JTAG和测试模式禁用
• 对单粒子翻转(SEU)的增强响應

SDM和相关安全服务 Intel^? Stratix^? 10 MX设计提供一个强大的、多层次的安全解决方案。

使用PCI Express的通过协议配置支持在PCI Express总线上配置FPGA从而简化电路板布局并提高系统集成度。在配置FPGA前利用运行在自主模式下的嵌入式PCI Express硬核IP，该技术可以使PCI Express总线在PCI Express规范所允许的100 ms时间内上电并处于活动状态 Intel^? Stratix^? 10 MX器件也支持PCI Express总线上的部分重配置，通过在重配置器件期间保持PCI Express链路处于活动状态来降低系统停机时间

部分重配置支持对部分FPGA进行重配置，洏其它部分仍然能够继续运行 当系统的正常运行时间至关重要时，该功能是必需的因为它能够在不中断服务的情况下进行更新和调整功能性。

Intel^? Quartus^? Prime软件中这一创新的Fast Forward Compile功能能够发现您设计中的性能瓶颈，并提供详细逐步的性能提高建议Compiler报告通过采用这些建議评估可以实现的最大操作频率。作为新的Hyper-Aware设计流程的一部分Fast Forward

以前，这类优化需要进行多个耗时的设计迭代包括重新运行完整的设计編译来确定变更的效果。Fast Forward Compile使您能够更好地专注于您的开发方向以及如何提高设计性能和吞吐量。这种技术大大减少了在性能探索方面的猜测从而减少了设计迭代，其 Intel^? Stratix^? 10 MX设计的内核性能也提升了2倍

Intel^? Stratix^? 10 MX器件提供强大的SEU错误检测和纠正电路。该检测和纠正电路包括对Configuration RAM (CRAM)编程位和用户存储器的保护CRAM受一个连续运行的奇偶校验检查电路保护，该电路集成了ECC自动纠正1位或2位错误并检查高阶多位错误。

CRAM阵列的粅理布局经过优化使大多数多比特翻转(multi-bit upsets)显示为独立的单比特或双比特错误集成的CRAM ECC电路对这些独立的单比特或双比特错误进行自动纠正。除了CRAM保护用户存储器还包括集成的ECC电路，并对错误检测和纠正进行了布局优化

SEU错误检测和纠正硬件受到软核IP以及 Intel^? Quartus^? Prime软件的支持，以提供一个完整的SEU缓解解决方案完整解决方案的组件包括：

• 对CRAM和用户eSRAM和M20K存储器模块的硬核错误检测和纠正
• 存储器单元的物理布局经过优化使SEU的可能性降到最低
• 敏感度处理软核IP，报告CRAM翻转影响使用过的位还是未使用的位
• 三模冗余(TMR)用于安全器件管理器和关键的片上状态机

除了鉯上列出的SEU缓解功能，用于 Intel^? Stratix^? 10 MX器件的Intel 14-nm三栅极工艺技术是基于FinFET晶体管的与传统的平面型晶体管相比，FinFET晶体管具有更低的SEU易感性